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Toutes les publications de IMEC Belgium

Figure 1 – Comparaison schématique entre le modèle traditionnel « Via-Middle » (à gauche) et la méthode « Local-BDI » TSV (à droite) en supposant une hauteur de cellule de 115 nm et une épaisseur de silicium de 500 nm. Figure 2 – Dépendance de la résistance de la chaîne des structures TSV/MOL via de l'erreur de superposition à une fenêtre de superposition de 30 nm. La ligne noire continue représente les résultats de la simulation ; les lignes en pointillés indiquent une déviation de ±5 %.
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La nouvelle approche d'intégration utilise des traversées auto-alignées dans le silicium avec une largeur de structure inférieure à 100 nm, permettant ainsi des connexions de face à face caractérisées par une faible résistance, de faibles courants de fuite et une bonne précision de superposition.

Sony et imec présentent un module à haute densité pour la connexion arrière, permettant l'intégration de puces 3D de nouvelle génération

– Sony et imec présentent un nouveau module pour l'intégration de vias traversants (TSVs) à haute densité, postérieurs à la face arrière, inférieurs à 100 nm, basé sur une méthode auto-alignante pour l'isolation diélectrique locale à l'arrière (local BDI).
– Les TSV front-to-back ainsi obtenus présen…
Figure 1 – (A) Image de microscopie électronique à balayage HAADF en coupe X d'un composant en WS<sub>2</sub> avec une distance critique de 50 nm, une longueur de contact de 19 nm et une largeur de 256 nm après le gravage de la ligne de connexion de la grille. Et (B) l'analyse correspondante par spectroscopie dispersive en énergie (EDS). <figure> <img src=
Figure 2 – MoS2-nFETs et WSe2-pFETs avec un espacement de contact de 50 nm et une largeur de canal détendue (650 nm), intégrés sur la même plaquette de 300 mm, présentent une bonne correspondance de la tension de seuil.
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Abbildung 2 – MoS2-nFETs und WSe2-pFETs mit einem Kontaktabstand von 50 nm und einer entspannten Kanalbreite (650 nm), die auf demselben 300-mm-Wafer integriert sind, weisen eine gute Anpassung der Schwellenspannung auf.
Figure 2 – MoS2-nFETs et WSe2-pFETs avec un espacement de contact de 50 nm et une largeur de canal détendue (650 nm), intégrés sur la même plaquette de 300 mm, présentent une bonne correspondance de la tension de seuil.
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Une nouvelle approche d'intégration de 300 mm pour les composants basée sur des matériaux 2D permet la fabrication de transistors n- et p- à l'échelle avec un pas de poly contacté de 50 nm.

ASML, TSMC et imec rendent les transistors industriels à partir de matériaux 2D plus tangibles grâce à une intégration révolutionnaire de 300 mm

– ASML, TSMC et imec présentent un procédé d'intégration innovant de 300 mm pour transistors basé sur des matériaux 2D, permettant pour la première fois la réalisation de nFETs et pFETs à l’échelle avec un espacement de contact (CPP) de 50 nm, structurés par lithographie EUV.
– De bons résultats ont…
MIMCAP à haute densité dans un interposeur en silicium de 300 mm MIMCAP à haute densité dans un interposeur en silicium de 300 mm
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Imec permet l'intégration de III-V-Chiplets sur Si-CMOS. permet grâce au développement de sa plateforme d'interposers RF en silicium de 300 mm avec des MIMCAPs à haute densité, une modélisation passive et un collage assisté par laser

– Imec développe son interposeur en silicium RF de 300 mm en une plateforme unique à l’échelle du système pour l’intégration hétérogène de chiplets III-V sur Si-CMOS – dans le but de couvrir les applications dans le domaine des communications mmWave/sub-THz ainsi que les applications à haute vitesse…
Tableau de qubits fonctionnel avec des espacements d'environ 6 nanomètres entre les portes de plunger (P) et de barrière (B), rendu possible par la lithographie EUV à haute NA. L'image montre également les portes d'accumulation (A) et d'enfermement (C).
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Le système de lithographie le plus avancé, essentiel pour les futurs mémoires haute performance et puces informatiques, jouera un rôle clé dans le développement de la technologie quantique.

Unique au monde : imec présente un composant de qubit à points quantiques, fabriqué avec une lithographie EUV à haute NA

    1. Imec présente pour la première fois dans le monde un composant de qubit à points quantiques, fabriqué à l’aide de la lithographie EUV à haute NA.
2. Cette démonstration constitue une étape importante sur la voie de la mise à l’échelle industrielle de qubits plus fiables, les unités fondamentales…
Figure 1 – (a) Représentation schématique de la structure 3D-CCD basée sur trois lignes de mots : porte inférieure (BG), porte intermédiaire (CG) et porte supérieure (TG), où la Source (S) se trouve en bas et le Drain (D) en haut ; (b) image en coupe TEM montrant trois couches de porte avec une distance entre lignes de mots de 80 nm. Figure 2 – (a) Représentation du schéma de commande via trois portes pour le transfert de charge en série dans une mémoire 3D-CCD avec trois lignes de mots ; (b) Représentation schématique du fonctionnement du 3D-CCD, illustrant le transfert d’électrons par la formation et le déplacement de puits de potentiel sous les portes. Figure 3 – (a) Courbes I-f de 7 composants avec différents diamètres du trou mémoire (MH), mesurées jusqu’à 4 MHz ; (b) le nombre d’électrons transférés par cycle, déterminé à partir de la pente des courbes I-f correspondantes.
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La faisabilité de l'intégration d'un composant CCD (Charge Coupled Device) dans une architecture similaire à la NAND 3D ouvre la voie à une solution de stockage économique avec une haute densité de bits, afin de dépasser la limite de mémoire pour les char

Imec présente la première implémentation tridimensionnelle d'un composant à charge couplée pour les applications de mémoire IA

– Imec présente la première mise en œuvre 3D d’un capteur d’image à transfert de charge (CCD) avec un canal en indium-gallium-zinc-oxydes (IGZO), offrant un potentiel pour les applications de mémoire IA.
– En raison de sa fabrication peu coûteuse, de sa haute densité de bits et de sa propriété de b…
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La démarche renforce la compétence mondiale dans le domaine des services ASIC et vise à réaliser les projets les plus exigeants du secteur dans les domaines de l'IA, du HPC, des télécommunications mobiles et de l'automobile.

IC-Link d'imec rejoint l'Alliance TSMC 3DFabric® pour promouvoir l'innovation dans le domaine des technologies d'emballage avancées et des 3D-ICs

Imec, un centre de recherche et d'innovation mondialement reconnu pour les technologies avancées de semi-conducteurs, a annoncé que IC-Link by imec, le prestataire de services de conception et de fabrication d'imec pour les ASIC et la photonique sur silicium, a rejoint l'Alliance TSMC Open Innovatio…
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Une étape importante sur la voie vers l'ère d'Ångstrøm

Imec reçoit le système EUV à haute NA le plus avancé au monde

— Imec annonce que le système de lithographie EUV High-NA ASML EXE:5200, le plus avancé au monde, est arrivé dans sa salle blanche de 300 mm à Louvain.
— L'utilisation du système EUV High-NA en combinaison directe avec des équipements et matériaux de mesure et de structuration de pointe accélère les…
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De nouveaux PDK d'interconnexion avancés ouvrent la voie à une intégration puce-à-puce à haute densité et à faible consommation d'énergie.

NanoIC ouvre l'accès aux premiers PDK pour les connexions hybrides Fine-Pitch-RDL et D2W

Le 02 mars 2026, la ligne pilote NanoIC, une initiative européenne coordonnée par imec pour accélérer l'innovation dans le domaine des technologies de puces au-delà de 2 nm, a publié deux PDK (Process Design Kits) avancés et uniques pour les technologies de connexion : un PDK pour les couches de red…
De gauche à droite : Patrick Vandenameele (CEO désigné d'imec), Thomas Skordas (Commissionnaire européen), Luc Van den hove (CEO d'imec), Henna Virkkunen (Commissionnaire européen), Matthias Diependaele (député flamand), Jari Kinaret (Directeur général de Chips JU), Christophe Fouquet (CEO d'ASML).
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  • Construction neuve

Imec weiht Europas NanoIC-Pilotlinie mit der offiziellen Eröffnung einer 2.000 m² großen Reinraum-Erweiterung auf seinem Campus in Leuven ein.

Imec pèse NanoIC-Pilotlinie et accélère ainsi l'innovation dans le domaine de la technologie des systèmes sur puce en dessous de 2 nm

Équipé des outils les plus modernes, notamment l'outil EUV High-NA d'ASML, la salle blanche d'Imec est un pilier de l'initiative NanoIC, qui se consacre au développement de la technologie des puces en dessous de 2 nm. Quatre ans exactement après que la présidente de l'UE, Von der Leyen, a annoncé le…
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