NanoIC étend son N2-PDK révolutionnaire avec des macros de mémoire SRAM avancées

La salle blanche d'Imec constitue la base des PDK de NanoIC, basés sur des processus de fabrication de 2 nm. (Photo : Imec) / The cleanroom of Imec provides the foundation for NanoIC’s PDKs, based on 2 nm process flows. (Photo: Imec)

NanoIC-Pilotlinie, une initiative européenne coordonnée par imec pour accélérer l'innovation dans le domaine des technologies de puces au-delà de 2 nm, a annoncé la publication du N2 P-PDK v1.0, une mise à jour importante de leur N2 Pathfinding Process Design Kit (P-PDK). Cette version comprend plusieurs nouvelles fonctionnalités, notamment une bibliothèque de 29 macros SRAM, permettant aux concepteurs d'explorer et de benchmarker la conception de System-on-Chip (SoC) avec routage d'alimentation en frontal et en arrière. L'intégration des macros SRAM dans les options de conception représente une étape clé pour la recherche, l'apprentissage et l'exploration de la conception dans le domaine des nœuds avancés et futurs.

Vers la conception de la prochaine génération de SoC

Alors que les technologies de puces atteignent désormais une échelle inférieure à 2 nm, la possibilité d'explorer des architectures complètes de System-on-Chip (SoC) avec de nouveaux facilitateurs technologiques devient de plus en plus cruciale. Les SoC, qui intègrent logique, mémoire et fonctions de communication sur une seule puce, constituent l'épine dorsale d'une multitude d'applications numériques, des smartphones et accélérateurs d'IA aux contrôles automobiles. Cependant, l'exploration précoce des conceptions de SoC est souvent limitée par l'accès à des kits de conception complets et réalistes, intégrant des technologies avancées ou futures pour augmenter la scalabilité, comme par exemple les réseaux d'alimentation. Ce déficit complique la validation des architectures, l'expérimentation avec de nouvelles technologies ou la formation de la prochaine génération de concepteurs de puces sur des nœuds avancés.

Le N2 P-PDK v1.0 de NanoIC, accessible à tous, vise à combler cette lacune en offrant un accès immédiat à une variété de nouvelles fonctionnalités de conception, notamment un portefeuille de 29 macros SRAM prêtes à l'emploi avec des configurations de routage d'alimentation en frontal et en arrière.

Cette configuration duale, proposée pour la première fois dans un PDK innovant, permet aux concepteurs d'expérimenter et d'optimiser l'intégration de la mémoire dans des réseaux d'alimentation avancés et réalistes. Ainsi, le N2 P-PDK v1.0 de NanoIC fournit désormais les composants pour une conception complète de SoC ainsi que le contexte architectural pour étudier comment ces composants interagissent au sein de réseaux d'alimentation réalistes. Il permet aux utilisateurs d'aller au-delà du simple design logique et d'étudier et valider des systèmes SoC complets, reflétant les défis et opportunités du design de semi-conducteurs de prochaine génération.

Réduire les barrières à l'apprentissage et à l'exploration

En fournissant gratuitement ces fonctionnalités avancées aux chercheurs académiques, startups et équipes de conception, NanoIC réduit considérablement les obstacles à l'innovation, favorise le développement d'applications de prochaine génération et renforce la position de l'Europe dans le paysage mondial des semi-conducteurs.

« Avec cette version 1.0 de notre N2 P-PDK, les développeurs peuvent évaluer l’impact des nouvelles fonctionnalités technologiques et des options d’intégration sur leurs conceptions avant qu’elles ne soient disponibles chez les fondeurs. Elle offre un environnement unique pour relier les pionniers technologiques à une mise en œuvre pratique de la conception, garantissant que les avancées en recherche de dispositifs conduisent à des progrès au niveau systémique », résume Marie Garcia Bardon, responsable de département chez imec et chef de lot dans la NanoIC-Pilotlinie.

Basée sur les enseignements tirés de la version précédente du N2 P-PDK, cette version pose les bases pour de futures itérations du PDK et introduira dans les années à venir des PDK avancés pour la logique, la mémoire et la connectivité. La feuille de route prévoit des versions futures du N2 P-PDK ainsi que les prochains PDK logiques A14 et A7, eDRAM et SOT, ainsi que des solutions de connectivité avancées (RDL, Bonding hybride, Interposers), permettant d’accélérer l’innovation dans tout le spectre des technologies de puces de prochaine génération.

Pour aider les concepteurs à exploiter pleinement le potentiel du N2 P-PDK v1.0, un atelier spécial sera organisé les 25 et 26 mars 2026. Cet événement offrira un cadre théorique, suivi de formations pratiques utilisant deux outils EDA différents : Cadence et Synopsys. Les participants découvriront les macros SRAM, les règles de conception mises à jour et les stratégies d’intégration au niveau système. Plus de détails et les modalités d’inscription sont disponibles sur le site Web de NanoIC.