NanoIC complète son portefeuille PDK avec son premier PDK logique A14 et mémoire eDRAM

Représentation 3D de la structure du dispositif A14 montrant les 4 nanosheets empilés avec leur routage local et le contact métallique à l'arrière. / 3D representation of the A14 device structure showing the 4 stacked nanosheets with its local routing and back side metal contact.

Un tableau de cellules IGZO 4x4 2T0C, où les transistors de lecture/écriture (RTX/WTX) se trouvent au niveau supérieur/inferieur et disposent des connexions correspondantes. / Un tableau de cellules IGZO 4x4 2T0C où les transistors de lecture/écriture (RTX/WTX) sont situés aux niveaux supérieur/inferieur avec les connexions correspondantes.

Le 02 février 2026, la ligne pilote NanoIC, une initiative européenne coordonnée par imec pour accélérer l'innovation dans le domaine des technologies de puces avec des structures inférieures à 2 nm, a annoncé la publication de deux nouveaux kits de conception de processus (PDK) : un PDK de recherche de chemin A14 pour une scalabilité avancée de la logique et un PDK d'exploration de systèmes eDRAM pour des innovations de mémoire avancées. Les deux PDKs sont les premiers de leur genre et offrent un accès anticipé aux règles de conception et aux flux de travail modernes, ainsi qu'une opportunité unique pour les utilisateurs d'explorer des nœuds technologiques avancés et des conceptions de mémoire intégrée.

Les kits de conception de processus avancés (PDKs) de la ligne pilote NanoIC jouent un rôle clé dans la promotion de l'innovation dans le secteur des semi-conducteurs. Ils permettent aux concepteurs d'accéder dès les premières étapes à des règles de conception réalistes et à des flux de travail d'implémentation, bien avant que le matériel pour une nouvelle technologie n'existe. Avec l'introduction des PDKs A14 et eDRAM, NanoIC offre aux concepteurs un aperçu précoce de deux domaines technologiques importants pour les futurs systèmes informatiques : la scalabilité de la logique à la node A14 et l'intégration de mémoire embarquée.

Grâce à l'accessibilité gratuite de ces PDKs, NanoIC souhaite relier la recherche en conception à ses applications pratiques, aidant chercheurs et start-ups à explorer de nouveaux nœuds, à anticiper les défis d'intégration et à évaluer les conceptions selon des critères de scalabilité réalistes. « Les PDKs comme A14 et eDRAM sont des catalyseurs pour l'apprentissage et la conception », explique Marie Garcia Bardon, responsable de département chez imec et chef de lot de travail dans le projet NanoIC. « Ils offrent un environnement robuste pour l'évaluation pratique et la comparaison quantitative de différentes options technologiques. Cette approche accélère le processus d'apprentissage, réduit les risques liés à l'architecture et à l'innovation en conception, et aide les concepteurs à se préparer bien avant la disponibilité du matériel pour des nœuds logiques avancés et des technologies de mémoire embarquée. »

« En rendant ces PDKs accessibles à tous, nous abaissons les barrières pour les universités, l'industrie et les start-ups afin qu'ils puissent s'engager avec les technologies de prochaine génération », poursuit Giuseppe Fiorentino, responsable de programme chez NanoIC. « L'accès à des règles et flux réalistes permet aux équipes d'explorer de nouvelles directions en recherche et des concepts innovants qui s'intégreront directement dans la chaîne de valeur des semi-conducteurs européens. »

PDK de recherche de chemin A14 : réduction à la node de 14 Å

Premier des nouveaux PDKs introduits, le PDK de recherche de chemin A14 offre un environnement de conception virtuel pour explorer la scalabilité à la node de 14 Å, l'une des prochaines grandes étapes dans la miniaturisation des composants. Une innovation majeure à cette node est l'introduction d'un contact direct à l'arrière du wafer comme nouveau accélérateur de scalabilité. Alors que le précédent N2-PDK supportait l'alimentation électrique via des structures TSV-Middle (TSVM), la node A14 fait évoluer ce concept en remplaçant le TSVM par un schéma de contact direct à l'arrière plus compact. En alimentant directement les portes depuis l'arrière du wafer et en éliminant les câblages métalliques complexes en surface, cette architecture réduit les pertes IR, offre une économie de surface de 18 % et une réduction de la consommation électrique de 7 % par rapport au N2, tout en maintenant la même fréquence et la même densité de cellules.

Imec est la première entreprise à publier un PDK pour cette node. Le kit comprend une bibliothèque complète de 162 SDC et est soutenu par deux grands fournisseurs de CAO, Cadence et Synopsys.

PDK d'exploration de systèmes eDRAM : développement de mémoire embarquée

En complément des travaux de recherche de chemin logique permis par le PDK A14, la ligne pilote NanoIC introduit également un premier PDK d'exploration de systèmes eDRAM, une étape importante pour relever l’un des plus grands défis des systèmes avancés : fournir une mémoire dense sur puce avec une faible latence. Au cœur de ces efforts se trouve l’approche consistant à rapprocher la mémoire des unités de traitement, une stratégie clé pour réduire la latence et améliorer l'efficacité énergétique dans les architectures informatiques avancées.

Le PDK eDRAM actuel offre une plateforme virtuelle pour explorer des solutions de mémoire embarquée, comblant le fossé entre les DRAM hors puce denses mais gourmandes en énergie, et les SRAM sur puce rapides mais limités en surface. En se concentrant sur le comportement au niveau système lors de charges de travail intensives en données et en IA, ce PDK permet aux chercheurs d’évaluer de nouvelles architectures de mémoire et stratégies d’intégration, rapprochant la mémoire à haute densité des processeurs et GPU, ce qui réduit le trafic de données, améliore l'efficacité énergétique et augmente la performance globale du système.

À l’avenir, le PDK eDRAM évoluera vers une plateforme complète pour l’étude des systèmes. Dans cette prochaine phase, les développeurs pourront aller au-delà de la validation virtuelle pour analyser des interactions complètes au niveau système. Avec la maturation de la plateforme, les étapes de développement futures incluront la validation hardware, puis la possibilité de tape-out et de prototypage sur la ligne pilote NanoIC.