Imec entwickelt die auf 2D-Materialien basierende Bausteintechnologie weiter, um die Roadmap für die zukünftige Logiktechnologie zu unterstützen

Abbildung 1 - (links) Übertragungskurven von 2D-pFET-Bauelementen mit defektpassivierten, synthetisch hergestellten WSe2-Schichten, wobei das beste Bauelement Imax = 690µA/µm aufweist; (rechts) TEM-Querschnitt des fertigen 2D-pFET mit doppeltem Gate (Lch= Kanallänge; TG=Top-Gate; BG=Back-Gate; S=Source; D=Drain; IL=Interlayer), in Zusammenarbeit mit TSMC. / Figure 1 – (Left) Transfer curves of 2D-pFET devices using defect-passivated synthetically-created bi-layer WSe2 films, with best device showing Imax = 690µA/µm; (right) TEM cross-section of finalized dual-gated 2D pFET (Lch=channel length TG=top gate; BG=back gate; S=source; D=drain; IL=interlayer), in collaboration with TSMC.

Abbildung 2 - (a) Trockenätzung in SiO2; (b) Trocken- und Nassätzung, die selektiv auf dem WS2-Monolayer-Kanal gestoppt wird, wobei auch die AlOx-Zwischenschicht über die gesamte Kanallänge entfernt wird (in Zusammenarbeit mit Intel). / Figure 2 – (a) Trench dry etch into SiO2; (b) dry and wet etch selectively stopping on the monolayer WS2 channel, also causing AlOx interlayer lateral removal along the full channel length (in collaboration with Intel).

– In Zusammenarbeit mit führenden Halbleiterherstellern befasste sich Imec mit den wichtigsten Herausforderungen bei der Weiterentwicklung der 2D- Bausteintechnologie, die als langfristige Option für die Erweiterung der Roadmap der Logiktechnologie gilt.
– Die Zusammenarbeit mit TSMC führte zu pFETs auf WSe2-Basis mit Rekordleistungen (mit Imax von bis zu 690µA/µm), die in einem Fab-kompatiblen Prozessablauf gefertigt werden.
– Die Partnerschaft mit Intel führte zu verbesserten Fab-kompatiblen Modulen für die Bildung von Source/Drain-Kontakten und die Integration von Gate-Stacks (mit reduzierter äquivalenter Oxiddicke (EOT)).
– "Imec optimierte kritische Module für die 2D-Materialintegration unter Verwendung hochwertiger 2D-Materialschichten, die von den Halbleiterherstellern bereitgestellt wurden. Dieser kombinierte Ansatz hat entscheidend dazu beigetragen, den Stand der Technik voranzutreiben." - Gouri Sankar Kar, imec.

Diese Woche präsentiert imec, das weltweit führende Forschungszentrum für fortschrittliche Halbleitertechnologien, auf dem IEEE International Electron Devices Meeting (IEDM) 2025 die bahnbrechende Leistung von p-Typ-FETs mit Monolayer-WSe2-Kanälen und verbesserte Fab-kompatible Module für die Source/Drain-Kontaktbildung und die Gate-Stack-Integration. Diese Ergebnisse, die in Zusammenarbeit mit führenden Halbleiterherstellern erzielt wurden, stellen einen bedeutenden Fortschritt für die auf 2D-Materialien basierende Technologie dar, die als vielversprechende langfristige Option für die Erweiterung der Roadmap für Logiktechnologien gilt.

Der Ersatz von Si-Leitungskanälen durch atomar dünne Schichten aus 2D-Übergangsmetalldichalcogeniden (MX2) verspricht eine ultimative Skalierung der Gate- und Kanallänge bei gleichzeitiger Beibehaltung einer guten elektrostatischen Kanalkontrolle und hoher Ladungsträgerbeweglichkeit. Zu den entscheidenden Meilensteinen, die es zu erreichen gilt, gehören die Abscheidung hochwertiger 2D-Materialschichten, die Integration von Gatestapeln, die Bildung von Source-/Drain-Kontakten mit geringem Widerstand und die Integration in 300-mm-Fabriken. Während sich die meisten Bemühungen auf die Verbesserung von n-Typ-Bauelementen (mit Kanälen aus WS2 oder MoS2) konzentrieren, sind weitere grundlegende Arbeiten zu p-Typ-Bauelementen erforderlich, die andere Kanalmaterialien (wie WSe2) erfordern.

Gouri Sankar Kar, VP R&D Compute and Memory Device Technologies bei imec: "Auf der IEDM 2025 zeigen wir in zwei separaten Präsentationen, wie die intensive Zusammenarbeit mit führenden Halbleiterherstellern im Rahmen des CMOS Industrial Affiliation Program (IIAP) von imec einen Durchbruch bei der Leistung von Bauelementen aus 2D-Materialien ermöglicht hat. In beiden Partnerschaften spielte die Kombination von hochwertigen 2D-Materialschichten, die vom Hersteller zur Verfügung gestellt wurden, mit den optimierten Kontakt- und Gate-Modulen von imec eine Schlüsselrolle dabei, die Technologie über den Stand der Technik hinaus voranzutreiben."

„Die Abscheidung des Top-Gate-HfO2-Dielektrikums auf einem MX2-Kanal erfordert eine zusätzliche Keimschicht, um die Keimbildung und das Wachstum von HfO2 zu unterstützen“, erklärt Gouri Sankar Kar. "Bei nFETs wird dieses Problem durch die Schaffung einer AlOx-Grenzschicht gelöst, aber bei pFETs ist dieser Ansatz aufgrund der unterschiedlichen Eigenschaften des WSe2-Kanalmaterials im Vergleich zu seinen n-Typ-Pendants eine Herausforderung. In Zusammenarbeit mit TSMC begannen wir mit einer synthetischen WSe2-Doppelschicht, die durch die Übertragung von zwei hochwertigen WSe2-Monolayern von TSMC auf unsere Substrate entstand. Anschließend oxidierten wir die oberste WSe₂-Monolage und verwandelten sie in eine Grenzflächenschicht, die die Abscheidung des HfO₂-Gate-Oxids erfolgreich unterstützte. Dieser fabrikkompatible laborgestützte Integrationsansatz führte zu einer Rekordleistung unserer dual-gated pFETs."

Eine weitere Präsentation beleuchtet die Zusammenarbeit zwischen imec und Intel bei der Entwicklung von auf 300 mm herstellbaren Modulen für Source/Drain-Kontakte und Gate-Stack-Integration für n-Typ (WS2 und MoS2) und p-Typ (WSe2) 2D-FETs. „Die Schlüsselinnovation besteht in der Anwendung eines selektiven Oxid-Ätzprozesses auf Intels hochwertigen 2D-Materialschichten, die mit einer AlOx-Grenzflächenschicht, einer HfO2-Schicht und einer SiO2-Schicht abgedeckt wurden“, erklärt Gouri Sankar Kar. "Der Oxid-Ätzprozess ermöglichte die Bildung von fabrikationskompatiblen damaszenerartigen Top-Kontakten - eine Weltneuheit. Darüber hinaus wurde während des vertikalen Kontaktätzprozesses die AlOx-Grenzschicht gleichzeitig seitlich geätzt, wodurch AlOx aus dem Kanalbereich entfernt wurde. Dadurch wurde der EOT-Wert des oberen Gates erheblich gesenkt, was sich positiv auf die Übertragungseigenschaften des Gates auswirkte.

This research was funded by the imec IIAP Exploratory Logic program, the 2D-PL pilot line project through Horizon Europe (101189797) and Horizon 2020 (952792) grant agreements.