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Alle Veröffentlichungen von IMEC Belgium

Abbildung 1 – (a) Schematische Darstellung der auf drei Wortleitungen basierenden 3D-CCD-Struktur: unteres Gate (BG), mittleres Gate (CG) und oberes Gate (TG), wobei sich das Source (S) unten und das Drain (D) oben befinden; (b) TEM-Querschnittsbild, das drei Gate-Schichten mit einem Wortleitungsabstand von 80 nm zeigt. Abbildung 2 – (a) Darstellung des Ansteuerungsschemas über drei Gates für den seriellen Ladungstransfer in einem 3D-CCD-Speicher mit drei Wortleitungen; (b) Schematische Darstellung des 3D-CCD-Betriebs, die den Elektronentransfer durch die Bildung und Verschiebung von Potentialmulden unter den Gates veranschaulicht. Abbildung 3 – (a) I-f-Kennlinien von 7 Bauelementen mit unterschiedlichen Durchmessern des Memory Holes (MH), gemessen bis zu 4 MHz; (b) die Anzahl der pro Zyklus übertragenen Elektronen, ermittelt aus der Steigung der entsprechenden I-f-Kurven.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Machbarkeit der Integration eines CCD-Bausteins (Charge Coupled Device) in eine 3D-NAND-ähnliche Architektur ebnet den Weg für eine kostengünstige Speicherlösung mit hoher Bitdichte, um die Speichergrenze bei KI-spezifischen Arbeitslasten zu überwinde

Imec präsentiert die erste dreidimensionale Implementierung eines ladungsgekoppelten Bauelements für KI-Speicheranwendungen

– Imec präsentiert die erste 3D-Umsetzung eines ladungsgekoppelten Bildsensors (CCD) mit einem Kanal aus Indium-Gallium-Zink-Oxid (IGZO), der Potenzial für KI-Speicheranwendungen bietet.
– Aufgrund der kostengünstigen Herstellung, der hohen Bitdichte und der blockadressierbaren Eigenschaft ist der 3D…
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Der Schritt erweitert die weltweite Kompetenz im Bereich ASIC-Dienstleistungen und strebt die Durchführung der branchenweit anspruchsvollsten Projekte in den Bereichen KI, HPC, Mobilfunk und Automotive an.

IC-Link von imec tritt der TSMC 3DFabric® Alliance bei, um Innovationen im Bereich fortschrittlicher Verpackungstechnologien und 3D-ICs voranzutreiben

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für fortschrittliche Halbleitertechnologien, gab bekannt, dass IC-Link by imec, der Design- und Fertigungsdienstleister von imec für ASICs und Siliziumphotonik, der TSMC Open Innovation Platform® (OIP) 3DFabric® Alliance beigetrete…
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Neue fortschrittliche Interconnect-PDKs ebnen den Weg für eine hochdichte, energieeffiziente Chip-zu-Chip-Integration.

NanoIC eröffnet Zugriff auf die ersten PDKs für Fine-Pitch-RDL- und D2W-Hybridbonding-Verbindungen

Am 02. März 2026 veröffentlichte die NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, zwei einzigartige fortschrittliche PDKs (Process Design Kits) für Verbindungstechnologien: ein PDK fü…
Left to Right: Patrick Vandenameele (CEO-elect imec), Thomas Skordas (European Commissioner), Luc Van den hove (CEO imec), Henna Virkkunen (European Commissioner), Matthias Diependaele (MP Flanders), Jari Kinaret (Executive Director Chips JU), Christophe Fouquet (CEO ASML).
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  • Neubau

Imec weiht Europas NanoIC-Pilotlinie mit der offiziellen Eröffnung einer 2.000 m² großen Reinraum-Erweiterung auf seinem Campus in Leuven ein.

Imec weiht NanoIC-Pilotlinie ein und beschleunigt damit Innovationen im Bereich der Sub-2-nm-System-on-Chip-Technologie

Ausgestattet mit modernsten Werkzeugen, darunter das High-NA-EUV-Werkzeug von ASML, ist der Reinraum von Imec ein Eckpfeiler der NanoIC-Initiative, die sich mit der Entwicklung von Chip-Technologie unter 2 nm befasst. Genau vier Jahre, nachdem EU-Präsidentin Von der Leyen den European Chips Act ang…
3D-Darstellung der A14-Bauelementstruktur mit den vier gestapelten Nanoblättern, der lokalen Verdrahtung und dem Metallkontakt auf der Rückseite. / 3D representation of the A14 device structure showing the 4 stacked nanosheets with its local routing and back side metal contact. Ein 4x4-IGZO-2T0C-Zellenarray, bei dem sich die Lese-/Schreibtransistoren (RTX/WTX) auf der oberen/unteren Ebene befinden und über die entsprechenden Verbindungen verfügen. / A 4x4 IGZO 2T0C cell array where read/write transistors (RTX/WTX) are on top/bottom levels with the corresponding connections.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Einführung der neuen A14- und Embedded-DRAM-Prozessdesign-Kits (PDKs) treibt die Forschung und Innovation im Bereich der Logik- und Speicherskalierung schneller voran.

NanoIC rundet sein PDK-Portfolio mit seinem ersten A14-Logik- und eDRAM-Speicher-PDK ab

Am 02. Februar 2026 gab die NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien mit Strukturen kleiner als 2 nm, die Veröffentlichung von zwei neuen Prozessdesign-Kits (PDKs) bekannt: ein A14-Pathfinding-PDK für…
Foto des Veeco 300-mm-Oxid-Systems für Hybrid-MBE-BTO auf Silizium-Epitaxie. / Photos of the Veeco 300mm oxide system for hybrid-MBE BTO on Silicon epitaxy. Querschnittsbild einer TEM-Aufnahme der BaTiO3/SrTiO3/Si(001)-Heterostruktur mit Ausschnittsvergrößerungen mittels hochauflösender Mikroskopie und Rasterkraftmikroskopie. / Cross-sectional Transmission Electronic Microscopy image of the BaTiO3/SrTiO3/Si(001) heterostructure with high-resolution micrograph and atomic force micrograph images in inset.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Einzigartige Lösung für die Epitaxie von Bariumtitanat auf Silizium zur Beschleunigung von Datacom- und Quantencomputing-Anwendungen

Veeco und imec entwickeln einen 300-mm-kompatiblen Prozess, um die Integration von Bariumtitanat in Siliziumphotonik zu ermöglichen

Veeco Instruments Inc. (Nasdaq: VECO) und imec gaben bekannt, dass sie gemeinsam einen für die Massenproduktion geeigneten 300-mm-Prozess entwickelt haben, der die Integration von Bariumtitanat (BaTiO3 oder BTO) auf einer Silizium-Photonik-Plattform ermöglicht. BTO ist ein vielversprechendes Mater…
Der Reinraum von Imec bildet die Grundlage für die PDKs von NanoIC, die auf 2-nm-Prozessabläufen basieren. (Bild: Imec) / Imec’s cleanroom provides the foundation for NanoIC’s PDKs, based on 2 nm process flows. (Photo: Imec)
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  • Workshop / Lehrgang

Umfangreiches Update des Pathfinding N2 P-PDK von NanoIC ermöglicht Forschern und Entwicklern, sich mit vollständigen SoC-Architekturen vertraut zu machen und Innovationen voranzutreiben.

NanoIC erweitert sein bahnbrechendes N2-PDK um fortschrittliche SRAM-Speichermakros

NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, kündigte die Veröffentlichung des N2 P-PDK v1.0 an, einem wichtigen Update ihres N2 Pathfinding Process Design Kit (P-PDK). Diese Version en…
Abbildung 1 - (links) Übertragungskurven von 2D-pFET-Bauelementen mit defektpassivierten, synthetisch hergestellten WSe2-Schichten, wobei das beste Bauelement Imax = 690µA/µm aufweist; (rechts) TEM-Querschnitt des fertigen 2D-pFET mit doppeltem Gate (Lch= Kanallänge; TG=Top-Gate; BG=Back-Gate; S=Source; D=Drain; IL=Interlayer), in Zusammenarbeit mit TSMC. / Figure 1 – (Left) Transfer curves of 2D-pFET devices using defect-passivated synthetically-created bi-layer WSe2 films, with best device showing Imax = 690µA/µm; (right) TEM cross-section of finalized dual-gated 2D pFET (Lch=channel length TG=top gate; BG=back gate; S=source; D=drain; IL=interlayer), in collaboration with TSMC. Abbildung 2 - (a) Trockenätzung in SiO2; (b) Trocken- und Nassätzung, die selektiv auf dem WS2-Monolayer-Kanal gestoppt wird, wobei auch die AlOx-Zwischenschicht über die gesamte Kanallänge entfernt wird (in Zusammenarbeit mit Intel). / Figure 2 – (a) Trench dry etch into SiO2; (b) dry and wet etch selectively stopping on the monolayer WS2 channel, also causing AlOx interlayer lateral removal along the full channel length (in collaboration with Intel).
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Zusammenarbeit mit führenden Halbleiterherstellern ist entscheidend für die Optimierung der entscheidenden Module für die Integration von 2D-Materialien in Bauelemente

Imec entwickelt die auf 2D-Materialien basierende Bausteintechnologie weiter, um die Roadmap für die zukünftige Logiktechnologie zu unterstützen

– In Zusammenarbeit mit führenden Halbleiterherstellern befasste sich Imec mit den wichtigsten Herausforderungen bei der Weiterentwicklung der 2D- Bausteintechnologie, die als langfristige Option für die Erweiterung der Roadmap der Logiktechnologie gilt.
– Die Zusammenarbeit mit TSMC führte zu pFETs…
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