NanoIC erweitert sein bahnbrechendes N2-PDK um fortschrittliche SRAM-Speichermakros

Der Reinraum von Imec bildet die Grundlage für die PDKs von NanoIC, die auf 2-nm-Prozessabläufen basieren. (Bild: Imec) / Imec’s cleanroom provides the foundation for NanoIC’s PDKs, based on 2 nm process flows. (Photo: Imec)

NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, kündigte die Veröffentlichung des N2 P-PDK v1.0 an, einem wichtigen Update ihres N2 Pathfinding Process Design Kit (P-PDK). Diese Version enthält mehrere neue Funktionen, darunter eine Bibliothek mit 29 SRAM-Speichermakros, mit denen Designer System-on-Chip-Designs (SoC) mit Frontside- und Backside-Power-Routing erforschen und benchmarken können. Die Aufnahme der SRAM-Makros in die Designoptionen bedeutet für das N2 P-PDK v1.0 einen wichtigen Meilenstein für die Forschung, das Erlernen und die Design-Exploration im Bereich fortschrittlicher und zukünftiger Knoten.

Auf dem Weg zu SoC-Designs der kommenden Generation

Da Chip-Technologien mittlerweile eine Skalierung von weniger als 2 nm erreichen, wird die Möglichkeit, vollständige System-on-Chip (SoC)-Architekturen mit neuartigen Technologie-Enablern zu erforschen, immer wichtiger. SoCs, die Logik, Speicher und Verbindungsfunktionen in einem einzigen Chip integrieren, sind das Rückgrat einer Vielzahl digitaler Anwendungen, von Smartphones und KI-Beschleunigern bis hin zu Automobilsteuerungen. Die Erforschung von SoC-Designs in der Frühphase wird jedoch häufig durch den begrenzten Zugang zu vollständigen und realistischen Design-Kits eingeschränkt, die fortschrittliche oder zukünftige Technologien zur Skalierungssteigerung wie beispielsweise Stromversorgungsnetzwerke enthalten. Diese Lücke erschwert es Designern, Architekturkonzepte zu validieren, mit neuen Technologien zu experimentieren oder die nächste Generation von Chip-Designern auf fortschrittlichen Knoten zu schulen.

Das niedrigschwellige N2 P-PDK v1.0 von NanoIC soll diese Lücke schließen und bietet sofortigen Zugriff auf eine Vielzahl neuer Designfunktionen, darunter ein Portfolio von 29 gebrauchsfertigen SRAM-Makros mit Frontside- und Backside-Power-Routing-Konfigurationen.

Diese duale Konfiguration, die erstmals in einem wegweisenden PDK angeboten wird, ermöglicht es Designern, mit der Speicherintegration in realistischen, fortschrittlichen Stromnetzen zu experimentieren und diese zu optimieren. Damit bietet das N2 P-PDK v1.0 von NanoIC nun die Bausteine für ein vollständiges SoC sowie den architektonischen Kontext, um zu untersuchen, wie diese Bausteine innerhalb realistischer Stromversorgungsnetzwerke interagieren. Es ermöglicht Anwendern, über das einfache Logikdesign hinauszugehen und vollständige SoC-Systeme zu untersuchen und zu validieren, die die Herausforderungen und Möglichkeiten des Halbleiterdesigns der nächsten Generation widerspiegeln.

Barrieren für Lernen und Erkundung senken

Durch die kostenlose Bereitstellung dieser fortschrittlichen Funktionen für akademische Forscher, Start-ups und Designteams senkt NanoIC die Hürden für Innovationen erheblich, fördert die Entwicklung von Anwendungen der nächsten Generation und stärkt die Position Europas in der globalen Halbleiterlandschaft.

„Mit dieser Version 1.0 unseres N2 P-PDK können Entwickler die Auswirkungen neuer Technologiefunktionen und Integrationsoptionen auf ihre Designs bewerten, bevor diese in den Angeboten der Foundries verfügbar sind. Es bietet eine einzigartige Umgebung, um technologische Wegbereiter mit praktischer Designumsetzung zu verbinden und sicherzustellen, dass Durchbrüche in der Geräteforschung zu Fortschritten auf Systemebene führen“, fasst Marie Garcia Bardon, Abteilungsleiterin bei imec und Arbeitspaketleiterin innerhalb der NanoIC-Pilotlinie, zusammen.

Aufbauend auf den Erkenntnissen aus dem vorherigen N2 P-PDK legt diese Version den Grundstein für zukünftige PDK-Iterationen und führt in den kommenden Jahren zusätzliche fortschrittliche Logik-, Speicher- und Verbindungs-PDKs ein. Die Roadmap umfasst zukünftige Versionen des N2 P-PDK sowie die kommenden A14- und A7-Logik-P-PDKs, eDRAM- und SOT-Speicher-PDKs und fortschrittliche Verbindungslösungen (RDL, Hybrid Bonding, Interposer), die Innovationen im gesamten Spektrum der Chip-Technologien der nächsten Generation ermöglichen.

Um Designer dabei zu unterstützen, das volle Potenzial des N2 P-PDK v1.0 auszuschöpfen, wird am 25. und 26. März 2026 ein spezieller Workshop organisiert. Diese Veranstaltung bietet einen theoretischen Rahmen, gefolgt von praktischen Schulungen unter Verwendung von zwei verschiedenen EDA-Tools: Cadence und Synopsys. Die Teilnehmer erhalten Einblicke in die SRAM-Speichermakros, aktualisierte Designregeln und Integrationsstrategien auf Systemebene. Weitere Details und die Möglichkeit zur Anmeldung gibt es auf der NanoIC Website.