ASML, TSMC und imec machen industrietaugliche Transistoren aus 2D-Materialien durch bahnbrechende 300-mm-Integration greifbarer

Abbildung 1 – (A) X-Cut-HAADF-Rasterelektronenmikroskopieaufnahme eines WS2-Bauelements mit einer CPP von 50 nm, einer Kontaktlänge von 19 nm und einer Breite von 256 nm nach dem Ätzen der Gate-Anschlussleitung. Und (B) die entsprechende energiedispersive Röntgenspektroskopie (EDS)-Analyse.

Abbildung 2 – MoS2-nFETs und WSe2-pFETs mit einem Kontaktabstand von 50 nm und einer entspannten Kanalbreite (650 nm), die auf demselben 300-mm-Wafer integriert sind, weisen eine gute Anpassung der Schwellenspannung auf.

– ASML, TSMC und imec stellen einen innovativen 300-mm-Integrationsprozess für Transistoren auf Basis von 2D-Materialien vor, mit dem erstmals skalierte n- und p-FETs mit einem Kontaktabstand (CPP) von 50 nm realisiert werden, die mittels EUV-Lithografie strukturiert wurden.
– Bei den skalierten nFETs (mit MoS2-Kanal) und pFETs (mit WS2- oder WSe2-Kanal) wurden gute Ergebnisse erzielt: Beide Transistorpolaritäten schalten bei einer Gate-Spannung (Vg) von 0 V ab, und die pFETs zeigen eine Leistung, die fast an die der leistungsstärksten Laborbauelemente heranreicht.
– Diese Entwicklung ist ein entscheidender Schritt beim Übergang vom Labor zur Serienfertigung von Transistoren auf Basis von 2D-Materialien, von denen man sich eine weitere Ausweitung und Verbesserung der Roadmap für die Logiktechnologie verspricht.
– „Gemeinsam mit unseren Partnern haben wir eine 300-mm-Testplattform eingerichtet, um 2D-Materialien in für die Industrie relevanten Abmessungen zu untersuchen. Wir laden das Halbleiter-Ökosystem zur Zusammenarbeit ein, um die Leistungsfähigkeit dieser neuen Klasse von Kanalmaterialien und Bauelementen weiter voranzutreiben.“ – Gouri Sankar Kar, imec.

Diese Woche präsentiert imec, ein weltweit führendes Forschungs- und Innovationszentrum für fortschrittliche Halbleitertechnologien, auf dem IEEE/JSAP-Symposium 2026 für VLSI-Technologie und Schaltungen in Zusammenarbeit mit dem Anbieter von Lithografielösungen ASML und der Semiconductor Foundry TSMC einen neuartigen, robusten und skalierbaren 300-mm-Integrationsansatz für n- und p-FETs auf Basis von 2D-Materialien. Zum ersten Mal konnten skalierte nFETs (mit MoS2 als Kanalmaterial) und pFETs (entweder auf WS2- oder WSe2-Basis) mit einem contacted poly pitch (CPP) von 50 nm demonstriert werden, die gute Strom-Spannungs-Eigenschaften aufweisen. Diese Ergebnisse stellen einen entscheidenden Schritt beim Übergang von der Labor- zur Serienfertigung von Transistoren auf Basis von 2D-Materialien dar, die für ultra-skalierte Logik sowie für Back-End- und Wafer-Rückseitenanwendungen vorgesehen sind.

Zweidimensionale Übergangsmetall-Dichalkogenide (TMDs, wie MoS2, WS2 und WSe2) haben das Potenzial, die Roadmap der Logik-Skalierungstechnologie zu erweitern und zu verbessern. Wenn sie als atomar dünne Leitungskanäle integriert werden, die Si ersetzen, ermöglichen diese Materialien leistungsstarke skalierte Transistoren – attraktiv sowohl für extrem skalierte Logik als auch für Back-End-of-Line- und Wafer-Rückseitenanwendungen. Dieses Potenzial verdanken sie ihrer guten elektrostatischen Kanalsteuerung bei gleichzeitig akzeptabler Ladungsträgerbeweglichkeit, selbst bei extrem verkleinerten Gate- und Kanallängen. Der Weg zur industriellen Einführung wurde jedoch bislang durch das Fehlen eines 300-mm-Integrationsprozesses behindert, der TMD-basierte n- und p-FETs in industrietauglichen Abmessungen liefern kann, ohne dabei die Leistung einzubüßen, die im Labormaßstab bereits umfassend nachgewiesen wurde.

ASML, TSMC und imec präsentieren nun einen skalierbaren, mit dem Back-End kompatiblen 300-mm-Integrationsansatz für TMD-basierte n- und p-FETs, der zu drei wesentlichen Ergebnissen geführt hat: (1) skalierte n- und p-FETs mit einem Kontaktabstand (CPP) von 50 nm – weltweit einzigartig; (2) sehr niedriger Off-Strom (Ioff) bei einer Gate-Spannung von Null (Vg=0V) für beide Transistorpolaritäten; und (3) pFETs mit WSe2-Kanal, deren Leistung nahe an der von rekordverdächtigen Laborbauelementen liegt. Mit 94 % funktionsfähigen Transistoren (d. h. mit Imax/Imin > 105) hat sich der CMOS-ähnliche Integrationsansatz – bei dem n- und p-FETs auf demselben 300-mm-Wafer integriert sind – als robust und stabil erwiesen. Der vorgeschlagene Prozessablauf ist auf andere 2D-Kanalmaterialien als MoS2, WS2 und WSe2 anwendbar.

Gouri Sankar Kar, Vizepräsident für Forschung und Entwicklung im Bereich Rechen- und Speichertechnologien bei imec: „Transistoren auf Basis von 2D-TMD-Materialien sind in der Regel für kurze Kanallängen optimiert. Allerdings weisen sie meist eine große Kontaktfläche auf, um den Kontaktwiderstand so gering wie möglich zu halten, was eine weitere Verkleinerung erschwert. Zum ersten Mal haben wir einen CPP von 50 nm erreicht – eine Kennzahl, die sowohl von der Gate-Länge als auch von der Source-/Drain-Kontaktlänge bestimmt wird –, ohne die Leistung der 2D-n- und p-FETs zu beeinträchtigen. Der Einsatz der Single-Patterning-EUV-Lithografie, die in enger Zusammenarbeit mit ASML optimiert wurde, war entscheidend für die Ermöglichung des skalierten CPP.“

Die skalierten Transistoren weisen gute Strom-Spannungs-Kennlinien auf, wobei pFETs fast ebenso gut abschneiden wie die leistungsstärksten Laborbauelemente – womit eine seit langem bestehende Herausforderung für TMD-Transistoren bewältigt wird. Darüber hinaus zeigen die elektrischen Messungen, dass beide Transistorpolaritäten abschalten, wenn die Gate-Spannung (Vg) auf 0 V eingestellt wird. „Dieses ideale Verhalten lässt sich auf die Verwendung eines innovativen ‚umgekehrten‘ Herstellungsverfahrens für Dünnschichttransistoren (TFT) zurückführen“, erklärt Gouri Sankar Kar. „Im Gegensatz zu herkömmlichen Transistoren auf Basis von 2D-Materialien verfügen unsere n- und p-FETs über Bottom-Kontakte und ein überlappend aufgebrachtes Gate. Dies wird durch das Aufbringen des TMD-Kanalmaterials auf bereits vorgestrukturierte, mit Wolfram (W) gefüllte Gräben erreicht, die als Kontakte dienen.“

Dr. Min Cao, Vizepräsident und CTO von TSMC, hob die strategische Bedeutung der Forschungsarbeit hervor und erklärte: „Unsere Forschungskooperation trägt entscheidend dazu bei, die Grenzen der Halbleiterinnovation zu erweitern. Der Schwerpunkt liegt auf der Risikominimierung und der Beschleunigung des Übergangs vom Labor zur Fertigung, um sicherzustellen, dass bahnbrechende Entdeckungen – insbesondere im Bereich dieser neuartigen Kanalmaterialien – schnell und effizient in die fortschrittliche Fertigung integriert werden und letztendlich zu innovativen Lösungen führen.“ 

„2D-TMD-Materialien könnten potenziell wesentlich kleinere und leistungsfähigere Transistoren ermöglichen als solche auf Siliziumbasis, doch die bisher unter Verwendung von 300-mm-Prozessen demonstrierten Bauelemente mit 2D-Kanal sind tatsächlich recht groß und werden mit älteren Lithografietechnologien strukturiert. Dank der deutlich höheren Auflösung der EUV-Lithografie konnten wir TMD-Transistoren mit Kanallängen von nur 28 nm und einem Pitch herstellen, der mit den modernsten Transistorknoten kompatibel ist“, fügte Etienne De Poortere, Direktor des Technology Development Center Europe bei ASML, hinzu.