ASML, TSMC e imec rendono i transistor industrializzabili realizzati con materiali 2D più tangibili attraverso un'integrazione rivoluzionaria a 300 mm

Figura 1 – (A) Immagine di microscopia elettronica a scansione HAADF con taglio X di un elemento strutturale WS₂ con una distanza tra i contatti di 50 nm, una lunghezza di contatto di 19 nm e una larghezza di 256 nm dopo l'etching della linea di collegamento del gate. E (B) l'analisi corrispondente tramite spettroscopia a dispersione di energia (EDS).

Figura 2 – MoS2-nFETs e WSe2-pFETs con una distanza di contatto di 50 nm e una larghezza del canale rilassata (650 nm), integrate sullo stesso wafer da 300 mm, mostrano una buona corrispondenza della tensione di soglia.

– ASML, TSMC e imec presentano un innovativo processo di integrazione da 300 mm per transistor basati su materiali 2D, con il quale per la prima volta sono stati realizzati transistor n- e p-scalati con una distanza di contatto (CPP) di 50 nm, strutturati mediante litografia EUV.
– Sono stati ottenuti buoni risultati con i nFET scalati (con canale MoS2) e i pFET (con canale WS2 o WSe2): entrambe le polarità dei transistor si spengono a una tensione di gate (Vg) di 0 V, e i pFET mostrano prestazioni quasi paragonabili ai dispositivi di laboratorio più potenti.
– Questo sviluppo rappresenta un passo decisivo nel passaggio dalla ricerca alla produzione in serie di transistor basati su materiali 2D, dai quali ci si aspetta un'ulteriore espansione e miglioramento della roadmap per la tecnologia logica.
– „In collaborazione con i nostri partner, abbiamo allestito una piattaforma di test da 300 mm per studiare i materiali 2D in dimensioni rilevanti per l'industria. Invitiamo l'ecosistema dei semiconduttori a collaborare per promuovere ulteriormente le capacità di questa nuova classe di materiali e dispositivi.“ – Gouri Sankar Kar, imec.

LEUVEN (Belgio), 15 giugno 2026— Questa settimana imec, centro di ricerca e innovazione leader mondiale nelle tecnologie avanzate dei semiconduttori, presenta al Simposio IEEE/JSAP 2026 sulla tecnologia e i circuiti VLSI, in collaborazione con il fornitore di soluzioni litografiche ASML e la fonderia di semiconduttori TSMC, un nuovo approccio di integrazione robusto e scalabile da 300 mm per n- e p-FET basati su materiali 2D. Per la prima volta sono stati dimostrati transistor nFET (con canale MoS2) e pFET (con canale WS2 o WSe2) con un pitch di contatto (CPP) di 50 nm, che mostrano buone caratteristiche di corrente-tensione. Questi risultati rappresentano un passo fondamentale nel passaggio dalla produzione di laboratorio a quella in serie di transistor basati su materiali 2D, destinati a logiche ultra-scalate e applicazioni di back-end e retro wafer.

I materiali a base di dichalcogenuri di metalli di transizione bidimensionali (TMD, come MoS2, WS2 e WSe2) hanno il potenziale di ampliare e migliorare la roadmap della tecnologia di scalabilità logica. Quando vengono integrati come canali di conduzione atomicamente sottili, che sostituiscono il silicio, questi materiali consentono transistor ad alte prestazioni scalati – attraenti sia per logiche estremamente scalate sia per applicazioni di back-end-of-line e retro wafer. Questo potenziale deriva dalla loro buona capacità di controllo elettrostatica del canale, mantenendo una mobilità dei portatori accettabile, anche con lunghezze di gate e canale estremamente ridotte. Tuttavia, il percorso verso l’introduzione industriale è stato finora ostacolato dalla mancanza di un processo di integrazione da 300 mm che possa fornire transistor TMD n- e p in dimensioni industriali senza compromettere le prestazioni già ampiamente dimostrate a livello di laboratorio.

Ora, ASML, TSMC e imec presentano un approccio di integrazione scalabile da 300 mm compatibile con il back-end per i TMD basati su n- e p-FET, che ha portato a tre risultati principali: (1) n- e p-FET scalati con un CPP di 50 nm – unico al mondo; (2) corrente di off molto bassa (Ioff) a una tensione di gate di zero (Vg=0V) per entrambe le polarità; e (3) pFET con canale WSe2, le cui prestazioni sono vicine a quelle di dispositivi di laboratorio record. Con il 94% di transistor funzionanti (cioè con Imax/Imin > 10^5), l’approccio di integrazione in stile CMOS – che integra n- e p-FET sullo stesso wafer da 300 mm – si è dimostrato robusto e stabile. Il processo proposto è applicabile ad altri materiali di canale 2D oltre a MoS2, WS2 e WSe2.

Gouri Sankar Kar, vicepresidente per la Ricerca e Sviluppo nel settore delle tecnologie di calcolo e memoria presso imec: „I transistor basati su materiali 2D TMD sono generalmente ottimizzati per lunghezze di canale corte. Tuttavia, spesso presentano un’ampia superficie di contatto per ridurre al minimo la resistenza di contatto, il che rende difficile ulteriormente ridurre le dimensioni. Per la prima volta, abbiamo raggiunto un CPP di 50 nm – un parametro determinato sia dalla lunghezza del gate sia dalla lunghezza di contatto di source/drain – senza compromettere le prestazioni dei transistor 2D n- e p. L’uso della litografia EUV a pattern singolo, ottimizzata in stretta collaborazione con ASML, è stato fondamentale per consentire questa scalabilità del CPP.“

I transistor scalati mostrano buone caratteristiche di corrente-tensione, con i pFET che si avvicinano alle prestazioni dei dispositivi di laboratorio più potenti – affrontando così una sfida di lunga data per i transistor TMD. Inoltre, le misurazioni elettriche indicano che entrambe le polarità si spengono a Vg=0 V. „Questo comportamento ideale si può attribuire all’uso di un innovativo processo di fabbricazione ‘invertito’ per transistor a film sottile (TFT)“, spiega Gouri Sankar Kar. „A differenza dei transistor convenzionali basati su materiali 2D, i nostri n- e p-FET hanno contatti inferiori e un gate sovrapposto. Ciò si ottiene depositando il materiale TMD sul fondo di trincee prestrutturate riempite con tungsteno (W), che fungono da contatti.“

Il dott. Min Cao, vicepresidente e CTO di TSMC, ha sottolineato l’importanza strategica di questa ricerca, affermando: „La nostra collaborazione di ricerca contribuisce in modo decisivo a spingere oltre i limiti dell’innovazione nei semiconduttori. L’obiettivo è minimizzare i rischi e accelerare la transizione dalla ricerca alla produzione, garantendo che le scoperte rivoluzionarie – in particolare nel campo di questi nuovi materiali di canale – siano rapidamente e efficacemente integrate nella produzione avanzata e portino a soluzioni innovative.“

„I materiali 2D TMD potrebbero potenzialmente consentire transistor molto più piccoli e più performanti rispetto a quelli a base di silicio, ma i dispositivi dimostrati finora con processi da 300 mm e canali 2D sono in realtà abbastanza grandi e strutturati con tecnologie litografiche più datate. Grazie alla risoluzione molto superiore della litografia EUV, siamo stati in grado di realizzare transistor TMD con lunghezze di canale di soli 28 nm e pitch compatibile con le tecnologie di transistor più avanzate“, ha aggiunto Etienne De Poortere, direttore del Technology Development Center Europe di ASML.