ASML, TSMC y imec hacen que los transistores industriales de materiales 2D sean una realidad mediante una integración innovadora de 300 mm

Figura 1 – (A) Imagen de microscopía electrónica de barrido HAADF con corte en X de un elemento de construcción de WS₂ con un CPP de 50 nm, una longitud de contacto de 19 nm y un ancho de 256 nm después del grabado de la línea de conexión de la compuerta. Y (B) el análisis correspondiente de espectroscopía de rayos X dispersiva en energía (EDS).

Figura 2 – MoS2-nFETs y WSe2-pFETs con una separación de contacto de 50 nm y un ancho de canal relajado (650 nm), integrados en la misma oblea de 300 mm, muestran una buena coincidencia en el voltaje de umbral.

– ASML, TSMC e imec presentan un proceso de integración innovador de 300 mm para transistores basado en materiales 2D, con el que por primera vez se fabrican transistores n y p escalados con una separación de contacto (CPP) de 50 nm, estructurados mediante litografía EUV.
– Se lograron buenos resultados en los nFETs escalados (con canal de MoS2) y pFETs (con canal de WS2 o WSe2): ambas polaridades de transistores se apagan con una tensión de puerta (Vg) de 0 V, y los pFETs muestran un rendimiento que casi alcanza el de los componentes de laboratorio más potentes.
– Este desarrollo es un paso decisivo en la transición de la fabricación en laboratorio a la producción en serie de transistores basados en materiales 2D, de los cuales se espera una expansión y mejora adicional en la hoja de ruta para la tecnología lógica.
– „Junto con nuestros socios, hemos establecido una plataforma de prueba de 300 mm para investigar materiales 2D en dimensiones relevantes para la industria. Invitamos al ecosistema de semiconductores a colaborar para impulsar aún más el rendimiento de esta nueva clase de materiales de canal y componentes.“ – Gouri Sankar Kar, imec.

LEUVEN (Bélgica), 15 de junio de 2026— Esta semana, imec, un centro de investigación e innovación líder mundial en tecnologías avanzadas de semiconductores, presenta en el IEEE/JSAP Symposium 2026 sobre tecnología y circuitos VLSI, en colaboración con el proveedor de soluciones de litografía ASML y la fundición de semiconductores TSMC, un nuevo enfoque de integración robusto y escalable de 300 mm para n y p FETs basados en materiales 2D. Por primera vez, se han demostrado transistores n escalados (con MoS2 como material de canal) y p (con base en WS2 o WSe2) con una separación de contacto (CPP) de 50 nm, que muestran buenas características de corriente y tensión. Estos resultados representan un paso decisivo en la transición de la fabricación en laboratorio a la producción en serie de transistores basados en materiales 2D, destinados a lógica ultra escalada y aplicaciones en la parte trasera y en la parte posterior de la oblea.

Los dímeros de transición metálica de dos dimensiones (TMD, como MoS2, WS2 y WSe2) tienen el potencial de ampliar y mejorar la hoja de ruta de la tecnología de escalado lógico. Cuando se integran como canales de conducción ultrafinos a nivel atómico en lugar de silicio, estos materiales permiten transistores escalados de alto rendimiento, atractivos tanto para lógica extremadamente escalada como para aplicaciones en la parte trasera y en la parte posterior de la oblea. Este potencial se debe a su buena control electrostático del canal, manteniendo una movilidad de portadores aceptable incluso con longitudes de puerta y canal extremadamente reducidas. Sin embargo, el camino hacia la adopción industrial ha sido obstaculizado hasta ahora por la falta de un proceso de integración de 300 mm que pueda entregar transistores n y p basados en TMD en dimensiones aptas para la industria sin comprometer el rendimiento ya demostrado en laboratorio.

ASML, TSMC e imec presentan ahora un proceso de integración escalable, compatible con la parte trasera, para TMD basados en n y p FETs de 300 mm, que ha llevado a tres resultados clave: (1) transistores n y p escalados con una separación de contacto (CPP) de 50 nm – único en el mundo; (2) corriente de fuga muy baja (Ioff) a una tensión de puerta de cero (Vg=0V) para ambas polaridades; y (3) pFETs con canal de WSe2, cuyo rendimiento se acerca al de componentes de laboratorio récord. Con un 94 % de transistores funcionales (es decir, con Imax/Imin > 10^5), este enfoque de integración tipo CMOS, que integra n y p FETs en la misma oblea de 300 mm, ha demostrado ser robusto y estable. El proceso propuesto es aplicable a otros materiales de canal 2D además de MoS2, WS2 y WSe2.

Gouri Sankar Kar, vicepresidente de investigación y desarrollo en tecnologías de cálculo y memoria en imec: «Los transistores basados en materiales 2D TMD generalmente están optimizados para longitudes de canal cortas. Sin embargo, suelen tener una gran superficie de contacto para reducir la resistencia de contacto, lo que dificulta aún más su miniaturización. Por primera vez, hemos alcanzado una CPP de 50 nm — un valor determinado tanto por la longitud de puerta como por la longitud de contacto de fuente/drenaje — sin comprometer el rendimiento de los transistores 2D n y p. El uso de litografía EUV de patrón único, optimizada en estrecha colaboración con ASML, fue fundamental para posibilitar esta escala de CPP.»

Los transistores escalados muestran buenas curvas corriente-tensión, con los pFETs casi igual de buenos que los componentes de laboratorio más potentes, resolviendo así un desafío que ha existido durante mucho tiempo para los transistores TMD. Además, las mediciones eléctricas muestran que ambas polaridades de transistores se apagan cuando la tensión de puerta (Vg) se ajusta a 0 V. «Este comportamiento ideal se debe al uso de un proceso de fabricación innovador y 'invertido' para transistores de película fina (TFT)», explica Gouri Sankar Kar. «A diferencia de los transistores tradicionales basados en materiales 2D, nuestros n y p FETs tienen contactos inferiores y una puerta superpuesta. Esto se logra colocando el material de canal TMD sobre canales preestructurados, con ranuras llenas de tungsteno (W) que sirven como contactos.»

El Dr. Min Cao, vicepresidente y CTO de TSMC, destacó la importancia estratégica del trabajo de investigación y afirmó: «Nuestra colaboración de investigación contribuye decisivamente a ampliar los límites de la innovación en semiconductores. El enfoque se centra en minimizar riesgos y acelerar la transición del laboratorio a la fabricación, asegurando que los descubrimientos revolucionarios —especialmente en estos nuevos materiales de canal— se integren rápida y eficientemente en la fabricación avanzada y, en última instancia, conduzcan a soluciones innovadoras.»

«Los materiales 2D TMD podrían permitir transistores mucho más pequeños y eficientes que los basados en silicio, pero los componentes demostrados hasta ahora con procesos de 300 mm y canales 2D son en realidad bastante grandes y se estructuran con tecnologías de litografía más antiguas. Gracias a la resolución mucho mayor de la litografía EUV, hemos podido fabricar transistores TMD con longitudes de canal de solo 28 nm y un pitch compatible con las tecnologías de transistores más avanzadas», añadió Etienne De Poortere, director del Centro de Desarrollo Tecnológico en Europa de ASML.