Imec démontre la liaison hybride Die-to-Wafer avec un pas de contact d'interconnexion en cuivre de 2 µm

Figure 1 – Image SEM en coupe d'un dispositif d'essai hybride collé die-to-wafer avec un pas de pad de liaison de 2 µm.

Figure 2 – A) Vision d’un système informatique multi-XPU interconnecté optiquement au niveau de la plaquette ; et B) système de test démontré composé de puces PIC avec des guides d’ondes en SiN intégrés (WG) et des coupleurs évanescentiels, reliés à une plaquette PIC inférieure avec des coupleurs évanescentiels en SiN complémentaires.

Cette semaine, imec, un centre de recherche et d'innovation mondialement reconnu pour la nanoélectronique et les technologies numériques, présente à la conférence IEEE Electronic Components and Technology Conference (ECTC) 2024 un processus de bonding Die-à-Die en Cu-contre-Cu et SiCN-contre-SiCN, qui aboutit à un espacement de bond Cu de seulement 2µm avec une erreur d'alignement Die-contre-Wafer inférieure à 350 nm, tout en assurant une bonne production électrique. De telles connexions Die-contre-Wafer à fine granularité ouvrent la voie à des applications Logic/Mémoire sur Logic et Mémoire sur Mémoire. À plus long terme, le bonding Die-contre-Wafer permettra également des connexions optiques au niveau du Die et du Wafer — pour lesquelles imec a présenté un premier proof of concept lors de l'ECTC2024.

Imec développe un processus pour le bonding hybride direct Die-contre-Wafer avec des intervalles de pads d'interconnexion nettement inférieurs à 10µm, jusqu'à 1µm. Pour atteindre ces objectifs, imec a considérablement amélioré son processus, notamment en garantissant des surfaces ultra-propres pendant le traitement, la singulation des puces et leur placement, ainsi qu'en maintenant un débit élevé tout au long de toutes les étapes du processus. Cela a conduit à une première démonstration avec un pad de bond Cu dont le pas a été réduit à seulement 2µm.

Le bonding hybride nécessite une préparation de surface de très haute qualité pour obtenir des surfaces lisses avec une profondeur de pad Cu minimale (<2,5 nm), ce qui exige une optimisation minutieuse du polissage chimico-mécanique (CMP) de la surface Cu/SiCN. Ces propriétés doivent être conservées lors de la singulation du wafer et du placement des puces sur le wafer. Pour réaliser une singulation de haute qualité sans particules ni impacts sur la surface Cu/SiCN, un processus de découpe plasma a été introduit. La rapidité mais aussi la précision du processus de pick-and-place est cruciale pour la mise à l’échelle de l’espacement des pads. La manipulation des dies combinée à une étape de pick-and-place très précise a permis d’obtenir des erreurs d’alignement Die-contre-Wafer inférieures à 350 nm. Le processus de montage a permis d’obtenir des pads de bond Cu en grille de 2µm avec une bonne rendement électrique : un rendement Kelvin e-yield >85 % et un rendement Daisy Chain >70 %.

Eric Beyne, Senior Fellow, Vice-Président R&D et Directeur de programme en intégration de systèmes 3D chez imec, a déclaré : « En ce qui concerne l’espacement des connexions, le bonding hybride Die-contre-Wafer peut désormais combler le fossé entre le bonding Die-contre-Wafer basé sur la boule de soudure (qui stagnera probablement à un pas de 10 à 5µm) et le bonding Wafer-contre-Wafer (qui permet des connexions nettement inférieures à 1µm, jusqu’à un pas de 400 nm — comme présenté par imec lors de l’IEDM 2023 — et potentiellement jusqu’à 200 nm à l’avenir). Comparé à ce dernier, le bonding Die-contre-Wafer présente l’avantage de ne pouvoir empiler que des dies de qualité connue (ce qui conduit à un rendement plus élevé des connexions) et de permettre la connexion de dies de tailles différentes. Les améliorations futures de notre processus repousseront encore plus l’espacement des connexions vers 1µm. Avec cette avancée, le bonding Die-contre-Wafer pourra s’étendre au domaine du stacking mémoire/ logique sur logique et mémoire sur mémoire. »

De plus, les processus de bonding Die-contre-Wafer à haute précision sont une condition essentielle pour les connexions optiques au niveau du wafer — la vision à long terme d’imec étant de réaliser des connexions à haute bande passante et à faible consommation d’énergie entre plusieurs puces (xPUs) et des mémoires à haute bande passante (HBM) dans des clusters d’IA/ML. Une approche attrayante en termes de coûts et de rendement consiste à diviser la connexion optique en un wafer de connexion optique passif avec des guides d’ondes à longue portée et des fonctions optiques passives, et en dies PIC photonique actifs (avec modulateurs et photodétecteurs) — qui sont à leur tour connectés à un circuit intégré électrique (XPU ou HBM). Joris Van Campenhout, Fellow et Directeur du programme R&D chez imec, a expliqué : « En tant que premier proof of concept, nous avons permis un couplage optique à faible perte entre des dies PIC et un wafer inférieur de 300 mm avec une connexion optique — en utilisant un processus d’assemblage Die-contre-Wafer basé sur un diélectrique SiCN (collectif). Grâce à un alignement précis Die-contre-Wafer, nous avons obtenu des pertes de couplage optique inférieures à 0,5 dB. Dans les prochaines étapes, nous étendrons notre processus d’assemblage — par exemple, en proposant également des connexions Cu-contre-Cu dans toute la pile Die-contre-Wafer. »