Imec dimostra l'ibridazione Die-to-Wafer con un passo di interconnessione in rame di 2 µm

Figura 1 – Immagine SEM in sezione trasversale di un dispositivo di prova ibrido die-to-wafer con passo di bonding di 2µm.

Figura 2 - A) Visione per un sistema di calcolo multi-XPU interconnesso otticamente a livello di wafer; e B) sistema di test dimostrato composto da chip PIC con guide d'onda SiN incorporate (WG) e accoppiatori evanescenti collegati a un wafer PIC inferiore con accoppiatori evanescenti SiN complementari.

Questa settimana imec, un centro di ricerca e innovazione leader a livello mondiale nel campo della nanoelettronica e delle tecnologie digitali, presenta alla IEEE Electronic Components and Technology Conference (ECTC) 2024 un processo di bonding die-to-die Cu-zu-Cu e SiCN-zu-SiCN, che porta a una distanza di bonding Cu-pad di soli 2µm con errori di overlay die-to-wafer inferiori a <350nm e una buona resa elettrica. Tali connessioni die-to-wafer a granulometria fine aprono la strada a applicazioni logic/memory-on-logic e memory-on-memory. A lungo termine, il bonding die-to-wafer consentirà anche connessioni ottiche a livello di die e wafer, come mostrato da imec in un primo proof of concept alla ECTC2024.

Imec sta sviluppando un processo per il bonding ibrido diretto die-to-wafer con intervalli di pad di interconnessione significativamente inferiori a 10µm, fino a 1µm. Per raggiungere questi obiettivi, imec ha migliorato notevolmente il proprio processo, garantendo in particolare superfici estremamente pulite durante la lavorazione, la singolarizzazione dei chip e il montaggio, mantenendo un'elevata produttività in tutte le fasi del processo. Ciò ha portato a una prima dimostrazione con un pad di bonding Cu, il cui pitch è stato scalato a soli 2µm.

Il bonding ibrido richiede una preparazione superficiale di altissima qualità, per ottenere superfici lisce con una profondità minima dei pad Cu (<2,5nm), che richiede un'attenta ottimizzazione della lucidatura chimico-meccanica (CMP) della superficie Cu/SiCN. Queste proprietà devono essere preservate durante la singolarizzazione del wafer e il posizionamento dei chip sul wafer. Per ottenere una singolarizzazione di alta qualità senza particelle e senza influire sulla superficie Cu/SiCN, è stato introdotto un processo di dicing con plasma. Fondamentale per la scalabilità della distanza tra i pad è un passo di pick-and-place rapido ma altamente preciso. La lavorazione dei die, combinata con un passo di pick-and-place di alta precisione, ha portato a errori di overlay die-to-wafer inferiori a <350nm. Il processo di montaggio ha consentito di ottenere pad di bonding Cu con una griglia di 2µm, con una buona resa elettrica: rendimento Kelvin e-yield >85% e rendimento Daisy Chain >70%.

Eric Beyne, Senior Fellow, VP di R&D e Program Director di 3D System Integration presso imec, ha dichiarato: "Per quanto riguarda la distanza delle connessioni, il bonding ibrido die-to-wafer può ora colmare il divario tra il bonding die-to-wafer basato su bump (che probabilmente si fermerà a un pitch di 10-5µm) e il wafer-to-wafer hybrid bonding (che permette connessioni ben sotto 1µm, fino a un pitch di 400nm, come presentato da imec all'IEDM 2023, e potenzialmente fino a 200nm in futuro). Rispetto a quest'ultimo, il bonding die-to-wafer offre il vantaggio che vengono impilati solo die di buona qualità (che portano a una maggiore resa delle connessioni) e che si possono collegare die di dimensioni diverse. Miglioramenti futuri del nostro processo sposteranno ulteriormente la distanza delle connessioni verso 1µm. Con questa evoluzione, il bonding die-to-wafer potrà avanzare nel campo dello stacking di memoria/logic-on-logic e memoria-on-memoria."

Inoltre, i processi di bonding die-to-wafer di alta precisione sono una condizione fondamentale per connessioni ottiche a livello di wafer, che rappresentano la visione a lungo termine di imec per connessioni ad alta larghezza di banda e basso consumo energetico tra più chip di calcolo (xPU) e memorie ad alta larghezza di banda (HBM) in cluster di intelligenza artificiale e machine learning. Un approccio attraente dal punto di vista dei costi e dei profitti è suddividere la connessione ottica in un wafer di connessione ottica passivo con waveguide a lunga distanza e funzioni ottiche passive, e un die PIC (photonic integrated circuit) attivo (con modulatore e fotodetettori), che a sua volta si collega a un circuito elettronico (XPU o HBM). Joris Van Campenhout, Fellow e Direttore del Programma R&D presso imec, ha spiegato: "Come primo proof-of-concept, abbiamo realizzato un accoppiamento ottico a perdita ridotta tra die PIC e un wafer di base da 300 mm con un processo di montaggio die-to-wafer basato su SiCN dielectrics. Grazie alla precisa allineamento die-to-wafer, sono stati ottenuti perdite di accoppiamento ottico inferiori a 0,5 dB. Nei prossimi passi, amplieremo il nostro processo di montaggio, ad esempio offrendo anche connessioni Cu-zu-Cu in tutta la pila die-to-wafer."