Imec demonstruje hybrydowe łączenie Die-to-Wafer z interkonektowym rozstawem padów Cu o wielkości 2 µm

Abbildung 1 - SEM-Querschnittsaufnahme eines Die-to-Wafer-Hybridbondings eines Testträgers mit 2 µm Bondpad-Abstand. / Figure 1 – Querschnitt-SEM-Bild eines Die-to-Wafer-Hybridbondings eines Testträgers mit 2 µm Bondpad-Abstand.

Rysunek 2 – A) Wizja optycznie połączonego na poziomie wafla systemu obliczeniowego multi-XPU; oraz B) zaprezentowany system testowy składający się z układów PIC z osadzonymi światłowodami SiN (WG) i evanescentnymi couplerami, połączonych z dolnym waflem PIC z komplementarnymi evanescentnymi couplerami SiN.

W tym tygodniu imec, wiodące na świecie centrum badań i innowacji w dziedzinie nanoelektroniki i technologii cyfrowych, zaprezentuje na konferencji IEEE Electronic Components and Technology Conference (ECTC) 2024 proces łączenia Cu-zu-Cu i SiCN-zu-SiCN-Die-to-Wafer, który prowadzi do odległości między bondpadami Cu wynoszącej zaledwie 2µm przy błędach overlay Die-to-Wafer < 350nm i wysokiej wydajności elektrycznej. Takie bardzo drobne połączenia Die-to-Wafer otwierają drogę dla zastosowań Logic/Memory-on-Logic i Memory-on-Memory. Długoterminowo, łączenie Die-to-Wafer będzie również umożliwiać optyczne połączenia na poziomie die i wafer — czego pierwszy proof of concept został pokazany przez imec na ECTC2024.

Imec opracowuje proces bezpośredniego hybrydowego łączenia Die-to-Wafer przy odległościach interconnect padów znacznie poniżej 10µm, aż do 1µm. Aby osiągnąć te cele, Imec znacznie ulepszył swój proces, szczególnie poprzez zapewnienie ultraczystych powierzchni podczas obróbki, rozdzielania chipów i ich montażu, a także poprzez utrzymanie wysokiej przepustowości na każdym etapie procesu. Doprowadziło to do pierwszej demonstracji z bondpadem Cu, którego pitch został skalowany do zaledwie 2µm.

Hybrydowe łączenie wymaga bardzo wysokiej jakości przygotowania powierzchni, aby uzyskać gładkie powierzchnie z minimalnym zagłębieniem padów Cu (<2,5nm), co wymaga starannej optymalizacji chemiczno-mechanicznego polerowania (CMP) powierzchni Cu/SiCN. Te właściwości muszą być zachowane podczas rozdzielania wafli i umieszczania chipów na waflu. Aby osiągnąć wysoką jakość rozdzielania chipów bez cząstek i wpływu na powierzchnię Cu/SiCN, wprowadzono proces cięcia plazmowego. Kluczowe dla skalowania odległości padów jest szybki, ale bardzo precyzyjny krok Pick-and-Place. Obróbka die wraz z bardzo precyzyjnym krokiem Pick-and-Place doprowadziła do błędów overlay Die-to-Wafer < 350nm. Proces montażu umożliwił uzyskanie bondpadów Cu w siatce 2µm z dobrą wydajnością elektryczną: Kelvin e-yield >85% i Daisy Chain e-yield >70%.

Eric Beyne, starszy pracownik naukowy, wiceprezes ds. R&D i dyrektor programowy ds. integracji systemów 3D w imec, powiedział: „Jeśli chodzi o odległość połączeń, hybrydowe łączenie Die-to-Wafer może teraz zamknąć lukę między lutowanym łączeniem Die-to-Wafer (które prawdopodobnie będzie stagnować na pitchu 10 do 5µm) a łączeniem Wafer-to-Wafer (które umożliwia połączenia znacznie poniżej 1µm, aż do pitchu 400nm — jak zaprezentowano na IEDM 2023 — a możliwe, że w przyszłości do 200nm pitch). W porównaniu do tego drugiego, Die-to-Wafer oferuje zaletę, że można układać tylko znane dobre die (co prowadzi do wyższej wydajności połączeń) i że można łączyć die różnej wielkości. Przyszłe ulepszenia naszego procesu będą dalej zmniejszać odległość połączeń w kierunku 1µm. Dzięki temu, hybrydowe łączenie Die-to-Wafer może wejść w zakres stosowania Memory/Logic-on-Logic i Memory-on-Memory."

Ponadto, wysokoprecyzyjne procesy łączenia Die-to-Wafer są kluczowe dla optycznych połączeń na poziomie wafla — długoterminowa wizja imec zakłada połączenia o wysokiej przepustowości i niskim zużyciu energii między wieloma chipami (xPUs) i pamięciami o wysokiej przepustowości (HBM) w klastrach AI/ML. Opłacalnym podejściem pod względem kosztów i zysków jest podział optycznego połączenia na pasywny wafla optyczny z długodystansowymi ścieżkami światłowodowymi i pasywnymi funkcjami optycznymi oraz aktywne die fotoniczne (PIC) (z modulatorami i fotodetektorami), które z kolei są połączone z elektronicznym IC (XPU lub HBM). Joris Van Campenhout, Fellow i dyrektor ds. R&D w imec, wyjaśnił: „Jako pierwszy proof-of-concept umożliwiliśmy niskoszczelinową, niskostratną optyczną łączność między die PIC a 300-mm waferem z optycznym połączeniem — wykorzystując proces montażu Die-to-Wafer oparty na dielektryku SiCN. Dzięki precyzyjnemu wyrównaniu Die-to-Wafer udało się osiągnąć niskie straty połączenia optycznego poniżej 0,5 dB. W kolejnych krokach rozszerzymy nasz proces montażu — np. oferując również połączenia Cu-zu-Cu w całym stosie Die-to-Wafer.”