Imec demuestra el ensamblaje híbrido Die-a-Wafer con un paso de interconexión de cobre de 2 µm

Figura 1 - Imagen SEM de sección transversal de un dispositivo de prueba híbrido soldado de chip a oblea con una separación de 2 µm entre las almohadillas de soldadura.

Figura 2 - A) Visión de un sistema de computación multi-XPU interconectado ópticamente a nivel de oblea; y B) sistema de prueba demostrado que consiste en chips PIC con guías de onda SiN integradas (WG) y acopladores evanescentes unidos a una oblea PIC inferior con acopladores evanescentes de SiN complementarios.

Esta semana, imec, un centro de investigación e innovación líder mundial en nanoelectrónica y tecnologías digitales, presenta en la IEEE Electronic Components and Technology Conference (ECTC) 2024 un proceso de unión Die-to-Die de Cu a Cu y SiCN a SiCN, que conduce a una distancia de Cu en el pad de sólo 2 µm y a errores de superposición Die-to-Wafer inferiores a <350 nm, logrando una buena eficiencia eléctrica. Este tipo de conexiones Die-to-Wafer de alta resolución allanan el camino para aplicaciones de lógica/memoria en lógica y memoria en memoria. A largo plazo, la unión Die-to-Wafer también permitirá conexiones ópticas a nivel de Die y de oblea, para lo cual imec ha mostrado en ECTC2024 una primera prueba de concepto.

Imec desarrolla un proceso para el ensamblaje híbrido directo Die-to-Wafer con distancias de pad de interconexión claramente por debajo de 10 µm, llegando hasta 1 µm. Para alcanzar estos objetivos, imec ha mejorado significativamente su proceso, en particular garantizando superficies ultralimpias durante el procesamiento, la separación de los chips y el montaje, así como manteniendo un alto rendimiento durante todas las etapas del proceso. Esto ha llevado a una primera demostración con un pad de unión Cu cuyo paso se ha reducido a sólo 2 µm.

El proceso de ensamblaje híbrido requiere una preparación de superficies de muy alta calidad para obtener superficies lisas con una profundidad mínima en los pads de Cu (<2,5 nm), lo que requiere una optimización cuidadosa del pulido químico-mecánico (CMP) de la superficie de Cu/SiCN. Estas propiedades deben mantenerse durante la separación del wafer y la colocación de los chips en el wafer. Para lograr una separación de chips de alta calidad sin partículas ni efectos sobre la superficie de Cu/SiCN, se ha implementado un proceso de corte por plasma. Es crucial para la escalabilidad de la distancia entre pads un paso de colocación rápido pero de alta precisión. El procesamiento de los dies junto con un paso de colocación de alta precisión condujo a errores de superposición Die-to-Wafer inferiores a 350 nm. El proceso de montaje permitió pads de unión Cu en una malla de 2 µm con buena eficiencia eléctrica: rendimiento Kelvin e-yield >85% y rendimiento en cadena de daisy >70%.

Eric Beyne, Fellow senior, vicepresidente de I+D y director del programa de integración de sistemas 3D en imec, afirmó: "En cuanto a la distancia de las conexiones, el ensamblaje híbrido Die-to-Wafer ahora puede cerrar la brecha entre el ensamblaje Die-to-Wafer basado en soldadura (que probablemente se estancará en pasos de bump de 10 a 5 µm) y el ensamblaje Wafer-to-Wafer híbrido (que permite conexiones claramente por debajo de 1 µm, hasta un paso de 400 nm, como se presentó en IEDM 2023, y posiblemente hasta 200 nm en el futuro). En comparación con este último, el ensamblaje Die-to-Wafer tiene la ventaja de que solo se apilan dies que se sabe que son buenos (lo que conduce a una mayor eficiencia en las conexiones) y que se pueden conectar dies de diferentes tamaños. Las futuras mejoras en nuestro proceso seguirán reduciendo la distancia de las conexiones hacia 1 µm. Con este desarrollo, el ensamblaje Die-to-Wafer podrá avanzar en el apilamiento de memoria/lógica en lógica y memoria en memoria."

Además, los procesos de ensamblaje Die-to-Wafer de alta precisión son un requisito importante para las conexiones ópticas a nivel de oblea, la visión a largo plazo de imec para conexiones de alta banda ancha y bajo consumo de energía entre múltiples chips (xPUs) y memorias de alta banda ancha (HBM) en clústeres de IA/ML. Una estrategia atractiva en términos de coste y rendimiento es dividir la conexión óptica en una oblea de conexión óptica pasiva con guías de onda de largo alcance y funciones ópticas pasivas, y un chip fotónico activo (PIC) (con moduladores y fotodetectores), que a su vez se conecta a un circuito integrado eléctrico (XPU o HBM). Joris Van Campenhout, Fellow y director del programa de I+D, explicó: "Como primera prueba de concepto, hemos permitido un acoplamiento óptico de baja pérdida entre chips PIC y una oblea inferior de 300 mm con conexión óptica, utilizando un proceso de montaje Die-to-Wafer basado en dieléctrico SiCN (de carácter colectivo). Gracias a la alineación precisa de los dies, se lograron pérdidas de acoplamiento óptico inferiores a 0,5 dB. En los próximos pasos, ampliaremos nuestro proceso de montaje, por ejemplo, ofreciendo también conexiones Cu a Cu en toda la pila Die-to-Wafer."