Imec démontre des composants CFET monolithiques fonctionnels avec des contacts inférieurs et supérieurs empilés

Figure 1 – Composants CMOS CFET avec MDI et contacts structurés empilés en façade (TC = contact supérieur ; TJ = jonction supérieure ; BC = contact inférieur ; BJ = jonction inférieure). Des coupes transversales SEM sont présentées le long (à gauche) et à travers (à droite) du BC/TC.

Figure 2 – Courbes Id/Vg pour nFET et pFET avec contacts empilés en façade.

Figure 3 – Photo SEM montrant les contacts inférieurs formés à l'arrière du wafer et positionnés avec précision au-dessus de la jonction inférieure formée à l'avant (BDI = isolation diélectrique inférieure).

Cette semaine, imec, un centre mondial de recherche et d'innovation de premier plan dans le domaine de la nanoélectronique et des technologies numériques, présente pour la première fois lors du symposium IEEE 2024 sur la technologie et les circuits VLSI (2024 VLSI) des composants CMOS-CFET fonctionnels électriquement avec des contacts Source/Drain empilés en haut et en bas. Alors que les résultats ont été obtenus avec deux contacts situés à l'avant, imec démontre également qu'il est possible de déplacer la formation du contact inférieur vers l'arrière du wafer, augmentant ainsi la probabilité de survie du composant supérieur de 11 % à 79 %.

La feuille de route technologique de la logique d'Imec prévoit l'introduction de FETs complémentaires (CFETs) dans les architectures de composants de nœud A7. En combinaison avec des techniques de routage avancées, les CFETs promettent une réduction de la hauteur des cellules standard de 5T à 4T, voire moins, sans compromettre la performance. Parmi les différentes approches d'intégration de structures verticalement empilées de n- et pMOS, l'intégration monolithique est considérée comme l'approche la moins disruptive par rapport aux processus nanosheets existants.

Lors du symposium VLSI 2024, imec démontre pour la première fois des blocs CMOS-CFET monolithiques fonctionnels avec des contacts supérieurs et inférieurs superposés. Les CFETs ont été intégrés avec une longueur de grille de 18 nm, un espacement de grille de 60 nm et une distance verticale de 50 nm entre les composants n et p. La fonctionnalité électrique a été démontrée sur une plaquette d'essai comprenant des éléments nFET et pFET utilisant une grille commune, dont les contacts supérieur et inférieur sont connectés depuis l'avant.

Le processus proposé comprend deux modules spécifiques aux CFET : l'isolation diélectrique intermédiaire (MDI) et les contacts empilés supérieur et inférieur.

MDI est un module développé par imec pour isoler la grille supérieure et inférieure et différencier les réglages de la tension de seuil entre les composants n et p. Le module MDI est basé sur une modification de l'empilement multilame en Si/SiGe « actif » des CFETs, permettant la co-intégration de l'espacement interne — une propriété spécifique aux nanosheets qui isole la grille du Source/Drain. Naoto Horiguchi, directeur de la technologie CMOS chez imec : « Nous avons obtenu les meilleurs résultats en termes de contrôle du processus avec une approche MDI-first, c’est-à-dire avant la reconstruction du Source/Drain — l’étape où les nanosheets et le MDI sont « séparés » pour accéder aux côtés du canal et commencer la croissance de l’épitaxie Source/Drain. Une nouvelle méthode de recess du Source/Drain avec « capotage in situ » permet le MDI-first en protégeant la masque dure de la grille/spacer de la grille lors du recess du Source/Drain. »

Un deuxième module critique concerne la conception des contacts empilés « Bottom » et « Top » du Source/Drain, séparés verticalement par une isolation diélectrique. Les étapes clés incluent le remplissage du contact inférieur avec du métal, son retrait, puis le remplissage avec un diélectrique et un retrait — le tout dans le même espace restreint disponible pour la pile MDI.

Naoto Horiguchi : « Lors du développement des contacts inférieurs depuis l'avant, nous avons rencontré plusieurs obstacles affectant la résistance de contact en dessous et limitant la fenêtre de processus pour la formation des composants Source/Drain en haut. Dans le cadre du VLSI 2024, nous montrons qu'il est possible de déplacer la formation des contacts inférieurs vers l'arrière du wafer, malgré des étapes de processus supplémentaires liées au bonding du wafer et à l'amincissement. Le taux de survie des dispositifs supérieurs est passé de 11 % à 79 %, ce qui rend la formation du contact inférieur à l’arrière une option attrayante pour l'industrie. Des recherches sont en cours pour déterminer le chemin optimal pour la formation des contacts. »