Imec dimostra elementi funzionali monolitici CFET con contatti inferiori e superiori impilati

Figura 1 - Dispositivi CMOS CFET con MDI e contatti strutturati impilati sulla parte frontale (TC = contatto superiore; TJ = giunzione superiore; BC = contatto inferiore; BJ = giunzione inferiore). Sono mostrati sezioni trasversali SEM lungo (sinistra) e trasversali (destra) rispetto al BC/TC.

Figura 2 – Curve Id/Vg per nFET e pFET con contatti impilati sul lato frontale.

Figura 3 - Immagine SEM che mostra i contatti inferiori formati sul retro del wafer e posizionati accuratamente sopra la giunzione inferiore formata sulla parte anteriore (BDI = isolamento dielettrico inferiore).

Questa settimana imec, un centro di ricerca e innovazione leader a livello mondiale nel campo della nanoelettronica e delle tecnologie digitali, presenta al Symposium IEEE 2024 su tecnologia e circuiti VLSI (2024 VLSI) per la prima volta componenti CMOS-CFET funzionali elettricamente con contatti Source/Drain impilati superiori e inferiori. Mentre i risultati sono stati ottenuti con entrambi i contatti sul fronte, imec dimostra anche che è possibile spostare la formazione del contatto inferiore sul retro del wafer, aumentando così la probabilità di "sopravvivenza" del componente superiore dall'11% al 79%.

La roadmap tecnologica di imec prevede l'introduzione di FET complementari (CFET) nelle architetture di dispositivi a nodo A7. In combinazione con tecniche di routing avanzate, i CFET promettono una riduzione dell'altezza delle celle standard da 5T a 4T e anche meno, senza compromettere le prestazioni. Tra i vari approcci all'integrazione di strutture verticalmente impilate di n- e pMOS, l'integrazione monolitica è considerata l'approccio meno invasivo rispetto ai processi nanosheet esistenti.

Al symposium VLSI 2024, imec dimostra per la prima volta blocchi funzionali CMOS-CFET monolitici con contatti superiori e inferiori sovrapposti. I CFET sono stati integrati con una lunghezza di gate di 18 nm, una distanza di gate di 60 nm e una distanza verticale di 50 nm tra i dispositivi n e p. La funzionalità elettrica è stata dimostrata su un prototipo con dispositivi nFET e pFET che condividono un gate comune e i cui contatti superiore e inferiore sono collegati dal fronte.

Il processo proposto comprende due moduli specifici per i CFET: l'isolamento dielettrico centrale (MDI) e i contatti impilati superiori e inferiori.

L'MDI è un modulo sviluppato da imec per isolare i gate superiore e inferiore e distinguere le impostazioni di tensione di soglia tra i dispositivi n e p. Il modulo MDI si basa su una modifica dello stack multilayer di Si/SiGe attivo dei CFET e consente la co-integrazione dello spacer interno, una caratteristica specifica dei nanosheet che isola il gate dal Source/Drain. Naoto Horiguchi, direttore della tecnologia CMOS presso imec, afferma: "Abbiamo ottenuto i migliori risultati in termini di controllo del processo con un approccio MDI-first, cioè prima della ricostruzione del Source/Drain — il passo in cui i nanosheet e l'MDI vengono 'sezionati' per accedere ai lati del canale e avviare l'EPI del Source/Drain. Una innovativa procedura di recessione del Source/Drain con 'In-Situ Capping' permette l'MDI-first, proteggendo la maschera dura del gate/spacer durante la recessione del Source/Drain."

Un secondo modulo critico riguarda la progettazione dei contatti impilati di Source/Drain "Bottom" e "Top", separati verticalmente da un isolamento dielettrico. I passaggi principali sono il riempimento del contatto inferiore con metallo, la rimozione e successiva riempitura con dielettrico, tutto nello stesso spazio ristretto disponibile per lo stack MDI.

Naoto Horiguchi: "Nello sviluppo dei contatti inferiori dal fronte, abbiamo incontrato diverse sfide che influenzano la resistenza di contatto sul lato inferiore e limitano la finestra di processo per la formazione dei dispositivi Source/Drain superiori. Nell'ambito del VLSI 2024, dimostriamo che è possibile spostare la formazione dei contatti inferiori sul retro del wafer, nonostante i processi aggiuntivi legati al bonding del wafer e all'attenuazione. Il tasso di 'sopravvivenza' dei dispositivi superiori è salito dall'11% al 79%, rendendo la formazione del contatto inferiore sul retro un'opzione interessante per l'industria. Attualmente si stanno conducendo ricerche per trovare il percorso ottimale per la formazione dei contatti."