Imec demonstruje funkcjonalne monolityczne elementy CFET z ułożonymi dolnymi i górnymi kontaktami

Abbildung 1 – CMOS-CFET-Bauelemente mit MDI und gestapelten strukturierten Kontakten auf der Vorderseite (TC = oberer Kontakt; TJ = oberer Übergang; BC = unterer Kontakt; BJ = unterer Übergang). Gezeigt werden REM-Querschnitte längs (links) und quer (rechts) zum BC/TC. / Figure 1 – CMOS CFET devices with MDI and stacked frontside patterned contacts (TC = top contact; TJ = top junction; BC = bottom contact; BJ = bottom junction). SEM cross sections are shown along (left) and across (right) the BC/TC.

Abbildung 2 - Id/Vg-Kennlinien für nFET und pFET mit gestapelten Kontakten auf der Vorderseite. / Rysunek 2 – Krzywe Id/Vg dla nFET i pFET z nakładanymi kontaktami na przedniej stronie.

Rysunek 3 - Zdjęcie SEM przedstawiające dolne kontakty wyprowadzone na tylnej stronie wafla i dokładnie umieszczone nad dolnym złączem utworzonym na stronie przedniej (BDI = izolacja dielektryczna od dołu). / Figure 3 – SEM picture showing bottom contacts formed on the wafer backside and positioned accurately over the bottom junction formed on the frontside (BDI = bottom dielectric isolation).

W tym tygodniu imec, światowy lider w dziedzinie badań i innowacji w zakresie nanoelektroniki i technologii cyfrowych, po raz pierwszy na sympozjum IEEE 2024 o technologii i układach VLSI (2024 VLSI) zaprezentuje elektrycznie funkcjonalne komponenty CMOS-CFET z ułożonymi od dołu i od góry kontaktami Source/Drain. Podczas gdy wyniki zostały osiągnięte z obiema kontaktami na przedniej stronie, imec udowadnia również, że możliwe jest przesunięcie procesu tworzenia kontaktu dolnego na stronę tylną wafla, zwiększając tym samym prawdopodobieństwo „przetrwania” górnego elementu z 11% do 79%.

Mapa drogowa technologii logicznych od Imec przewiduje wprowadzenie komplementarnych FET-ów (CFETs) w architekturach elementów A7-Node. W połączeniu z zaawansowanymi technikami routingu, CFET-y obiecują zmniejszenie standardowej wysokości komórek z 5T do 4T, a nawet mniej, bez uszczerbku na wydajności. Spośród różnych podejść do integracji pionowo ułożonych struktur n- i pMOS, najbardziej nieinwazyjnym rozwiązaniem jest monolityczna integracja, w porównaniu z istniejącymi procesami nanosheetowymi.

Na sympozjum VLSI 2024 imec po raz pierwszy zaprezentuje funkcjonalne monolityczne elementy CMOS-CFET z ułożonymi na sobie górnymi i dolnymi kontaktami. CFET-y zostały zintegrowane z długością bramki 18 nm, odstępem bramki 60 nm oraz pionowym odstępem 50 nm między elementami n- i p. Funkcjonalność elektryczną demonstrowano na próbniku z elementami nFET i pFET, które korzystają ze wspólnej bramki, a ich górne i dolne kontakty są połączone od strony przedniej.

Proponowany proces obejmuje dwa moduły specyficzne dla CFET: środkową izolację dielektryczną (MDI) oraz ułożone kontakty dolne i górne.

MDI to moduł opracowany przez imec do izolacji górnej i dolnej bramki oraz rozróżniania ustawień napięcia progowego między elementami n- i p. Moduł MDI opiera się na modyfikacji „aktywnych” wielowarstwowych stosów Si/SiGe CFET-ów i umożliwia ko-integrację wewnętrznego spacera — właściwości specyficznej dla nanosheetów, która izoluje bramkę od źródła/drain. Naoto Horiguchi, dyrektor technologii CMOS w imec, mówi: „Osiągnęliśmy najlepsze wyniki w zakresie kontroli procesu przy podejściu MDI-First, czyli przed rekonstrukcją Source/Drain — etapem, podczas którego nanosheety i MDI są „dzielone”, aby uzyskać dostęp do boków kanału i rozpocząć epitaksję Source/Drain. Innowacyjna metoda recessu Source/Drain z „In-Situ Capping” umożliwia podejście MDI-first, chroniąc bramkę maską twardą/bramkowym spacerem podczas recessu Source/Drain.”

Drugim krytycznym modułem jest projekt ułożonych kontaktów Source/Drain „Bottom” i „Top”, które są oddzielone pionową izolacją dielektryczną. Kluczowe kroki obejmują wypełnienie kontaktu dolnego metalem, jego wycofanie, a następnie wypełnienie dielektrykiem i wycofanie — wszystko w tym samym ograniczonym obszarze przeznaczonym dla stosu MDI.

Naoto Horiguchi dodaje: „Przy opracowywaniu dolnych kontaktów od strony przedniej napotkaliśmy na kilka przeszkód, które wpływają na opór kontaktu od spodu i ograniczają zakres procesu tworzenia elementów Source/Drain na górze. W ramach VLSI 2024 pokazujemy, że możliwe jest przesunięcie procesu tworzenia kontaktów dolnych na stronę tylną wafla, mimo dodatkowych kroków związanych z bondowaniem wafli i ich osłabianiem. 'Przetrwania' górnych urządzeń wzrosło z 11% do 79%, co czyni tworzenie kontaktu dolnego na stronie tylnej atrakcyjną opcją dla przemysłu. Obecnie trwają badania nad optymalną ścieżką tworzenia kontaktów.