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Toutes les publications de IMEC Belgium

La salle blanche d'Imec constitue la base des PDK de NanoIC, qui sont basés sur des processus de fabrication de 2 nm. / La salle blanche d'Imec fournit la base pour les PDK de NanoIC, basés sur des processus de fabrication de 2 nm.
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  • Atelier / Formation

Mise à jour complète du Pathfinding N2 P-PDK de NanoIC permettant aux chercheurs et aux développeurs de se familiariser avec des architectures SoC complètes et de stimuler l'innovation.

NanoIC étend son N2-PDK révolutionnaire avec des macros de mémoire SRAM avancées

Cette semaine, la ligne pilote NanoIC, une initiative européenne coordonnée par imec pour accélérer l'innovation dans le domaine des technologies de puces au-delà de 2 nm, annonce lors du SEMICON Europe la publication du N2 P-PDK v1.0, une mise à jour importante de leur N2 Pathfinding Process Design…
Liens : actuel PDG, Luc Van den hove, Droite : PDG d'imec à partir du 1er avril 2026, Patrick Vandenameele. / Gauche : PDG actuel, Luc Van den hove, Droite : PDG d'imec à partir du 1er avril 2026, Patrick Vandenameele. PDG d'imec à partir du 1er avril 2026, Patrick Vandenameele.
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  • Entreprise

Imec garantit une succession transparente et une continuité stratégique

Changement de direction chez imec : Luc Van den hove devient président, Patrick Vandenameele succède en tant que PDG d'imec

Le conseil d'administration d'imec, un centre mondial de recherche et d'innovation de premier plan dans le domaine de la nanoélectronique et des technologies numériques, a nommé Patrick Vandenameele en tant que prochain Directeur Général. À compter du 1er avril 2026, il succédera à Luc Van den hove…
Représentants des douze membres du consortium se sont réunis au Laboratoire international ibérique de nanotechnologie à Braga, au Portugal.
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  • Électronique (wafers, semi-conducteurs, microprocesseurs,...)

Le consortium permet aux start-ups européennes, aux petites et moyennes entreprises ainsi qu'aux organismes de recherche dans le domaine de la fabrication de semi-conducteurs d'accéder à des infrastructures de conception, des formations et des capitaux.

Imec coordonne la plateforme de conception de puces de l'UE

Dans le cadre du European Chips Act, un consortium composé de 12 partenaires européens sous la coordination d'imec a été sélectionné pour développer la plateforme de conception de puces de l'UE. La plateforme financée par Chips JU (European Joint Undertaking for Semiconductor Research and Innovation…
Figure 1 - Images SEM en vue du dessus de méandres (à gauche) et de fourchettes (à droite) avec un pas de 20 nm après transfert du motif dans une masque dur en TiN. Figure 2 – Image TEM de fils métallisés avec un pas de 20 nm après une étape de polissage chimico-mécanique (CMP).
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  • Électronique (wafers, semi-conducteurs, microprocesseurs,...)

Les premiers tests électriques avec un pas de 20 nm constituent une étape supplémentaire dans la validation de l'écosystème de la lithographie par rayonnement ultraviolet extrême (EUV) à haute NA

Imec évalue la capacité électrique des conducteurs métalliques avec un pas de 20 nm, fabriqués par single patterning EUV à haute NA

Cette semaine, imec, un centre mondial de recherche et d'innovation de premier plan dans le domaine de la nanoélectronique et des technologies numériques, présente lors de la SPIE Advanced Lithography + Patterning les premiers résultats du test électrique (e-test), obtenus avec des structures conduc…
Une galette de silicium de 300 mm contenant des milliers de dispositifs en GaAs avec un gros plan sur plusieurs puces et une micrographie électronique à balayage d'une rangée de nano-crêtes en GaAs après épitaxie. Une galette de silicium de 300 mm contenant des milliers de dispositifs en GaAs avec un gros plan sur plusieurs puces et une micrographie électronique à balayage d'une rangée de nano-crêtes en GaAs après épitaxie.
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  • Électronique (wafers, semi-conducteurs, microprocesseurs,...)

Imec connaît un succès retentissant dans la photonique en silicium, ouvrant ainsi la voie à des composants optiques abordables et performants.

Première fabrication complète de lasers nano-ridge à base de GaAs, alimentés électriquement, sur des wafers de silicium de 300 mm à l’échelle wafer

Imec, un centre de recherche et d'innovation mondialement reconnu pour la nanoélectronique et les technologies numériques, a atteint une étape importante dans la photonique sur silicium en démontrant avec succès des diodes laser à multi-quantum wells nanométriques à base de GaAs, entièrement monolit…
Figure 1 – Représentation conceptuelle de (a) un CFET à une seule rangée et (b) un CFET à double rangée. La disposition d’un bascule (bascule de type D ou DFF) montre une réduction de la hauteur et de la surface de la cellule de 24 nm (ou 12,5 %) lors du passage d’un CFET à une seule rangée à un CFET à double rangée (H. Kuekner et al., IEDM 2024). Figure 2 – Flux de processus virtuel pour la construction d'une architecture CFET à double rangée. Le flux de processus, simulé avec 3D Coventor, partait des spécifications d'une usine CFET « virtuelle », projetant les capacités de traitement futures et les marges de conception (H. Kuekner et al., IEDM 2024). La vue détaillée montre un TEM d'un démonstrateur technologique CFET monolithique, fabriqué dans l'installation de R&D en salle blanche de 300 mm d'imec (A. Vandooren et al., IEDM 2024).
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  • Électronique (wafers, semi-conducteurs, microprocesseurs,...)

La nouvelle architecture de cellule standard offre le compromis optimal entre utilisation de la surface et complexité du processus pour la logique et la SRAM

Imec mise sur la technologie CFET à double rangée pour le nœud technologique A7

Imec, un centre de recherche et d'innovation mondialement reconnu pour la nanoélectronique et les technologies numériques, présente lors du IEEE International Electron Devices Meeting (IEDM) 2024 une nouvelle architecture de cellules standard basée sur des CFET, composée de deux rangées de CFETs ave…
Qubits de spin en silicium, fabriqués avec des procédés d'intégration de pointe sur 300 mm. / Si qubits de spin fabriqués avec des processus d'intégration de pointe sur 300 mm.
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  • Électronique (wafers, semi-conducteurs, microprocesseurs,...)

Les résultats confirment la maturité des processus de qubits sur des wafers de 300 mm, permettant la fabrication de ordinateurs quantiques à grande échelle.

Imec atteint le bruit de charge le plus faible pour les points quantiques en Si-MOS, fabriqués sur une plateforme CMOS de 300 mm

Imec, un centre mondial de recherche et d'innovation de premier plan dans le domaine de la nanoélectronique et des technologies numériques, a annoncé aujourd'hui la démonstration réussie d'une opération de qubits de spin à base de Si de haute qualité sur une plateforme de 300 mm, avec des composants…
Figure 1 – Composants CMOS CFET avec MDI et contacts structurés empilés en façade (TC = contact supérieur ; TJ = jonction supérieure ; BC = contact inférieur ; BJ = jonction inférieure). Des coupes transversales SEM sont présentées le long (à gauche) et à travers (à droite) du BC/TC. Figure 2 – Courbes Id/Vg pour nFET et pFET avec contacts empilés en façade. Figure 3 – Photo SEM montrant les contacts inférieurs formés à l'arrière du wafer et positionnés avec précision au-dessus de la jonction inférieure formée à l'avant (BDI = isolation diélectrique inférieure).
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  • Électronique (wafers, semi-conducteurs, microprocesseurs,...)

Imec démontre des composants CFET monolithiques fonctionnels avec des contacts inférieurs et supérieurs empilés

Cette semaine, imec, un centre mondial de recherche et d'innovation de premier plan dans le domaine de la nanoélectronique et des technologies numériques, présente pour la première fois lors du symposium IEEE 2024 sur la technologie et les circuits VLSI (2024 VLSI) des composants CMOS-CFET fonctionn…
Figure 1 – Image SEM en coupe d'un dispositif d'essai hybride collé die-to-wafer avec un pas de pad de liaison de 2 µm. Figure 2 – A) Vision d’un système informatique multi-XPU interconnecté optiquement au niveau de la plaquette ; et B) système de test démontré composé de puces PIC avec des guides d’ondes en SiN intégrés (WG) et des coupleurs évanescentiels, reliés à une plaquette PIC inférieure avec des coupleurs évanescentiels en SiN complémentaires.
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  • Électronique (wafers, semi-conducteurs, microprocesseurs,...)

Process de montage Die-to-Wafer amélioré ouvre des portes pour l'empilement logique/mémoire sur logique et pour les systèmes connectés optiquement sur wafer

Imec démontre la liaison hybride Die-to-Wafer avec un pas de contact d'interconnexion en cuivre de 2 µm

Cette semaine, imec, un centre de recherche et d'innovation mondialement reconnu pour la nanoélectronique et les technologies numériques, présente à la conférence IEEE Electronic Components and Technology Conference (ECTC) 2024 un processus de bonding Die-à-Die en Cu-contre-Cu et SiCN-contre-SiCN, q…
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