Imec mise sur la technologie CFET à double rangée pour le nœud technologique A7

Figure 1 – Représentation conceptuelle de (a) un CFET à une seule rangée et (b) un CFET à double rangée. La disposition d’un bascule (bascule de type D ou DFF) montre une réduction de la hauteur et de la surface de la cellule de 24 nm (ou 12,5 %) lors du passage d’un CFET à une seule rangée à un CFET à double rangée (H. Kuekner et al., IEDM 2024).

Figure 2 – Flux de processus virtuel pour la construction d'une architecture CFET à double rangée. Le flux de processus, simulé avec 3D Coventor, partait des spécifications d'une usine CFET « virtuelle », projetant les capacités de traitement futures et les marges de conception (H. Kuekner et al., IEDM 2024). La vue détaillée montre un TEM d'un démonstrateur technologique CFET monolithique, fabriqué dans l'installation de R&D en salle blanche de 300 mm d'imec (A. Vandooren et al., IEDM 2024).

Imec, un centre de recherche et d'innovation mondialement reconnu pour la nanoélectronique et les technologies numériques, présente lors du IEEE International Electron Devices Meeting (IEDM) 2024 une nouvelle architecture de cellules standard basée sur des CFET, composée de deux rangées de CFETs avec une ligne commune intermédiaire pour la conduite du signal. Les principaux avantages de cette architecture à deux rangées de CFETs sont la simplification du processus et une réduction significative de la surface des cellules logiques et SRAM, comme le montre l'étude DTCO (Design-Technology Co-Optimization) d'imec. La nouvelle architecture permet de réduire la hauteur des cellules standard de 4 à 3,5 T par rapport aux CFETs monorail traditionnels.

L'industrie des semi-conducteurs progresse considérablement dans la fabrication de modules CFET (monolithiques) qui doivent succéder à la feuille de route de la technologie logique avec des nanosheets à entourer (NSHs). La mise en pile de modules nFET et pFET promet des avantages en termes de performance, de performance et de surface (PPA) lorsqu'elle est combinée avec des technologies de contre-approvisionnement pour l'alimentation électrique et la conduite du signal. Cependant, au niveau du circuit, plusieurs options restent ouvertes pour l'intégration des CFETs dans une cellule standard afin d'obtenir ou d'améliorer les avantages PPA attendus. Un défi particulier est la connectivité MOL (Middle-of-Line), c'est-à-dire les connexions qui relient les contacts source/drain et gate aux premières lignes métalliques (sur le dessus et le dessous) et garantissent une connectivité de haut en bas pour le courant et le signal.

Une étude DTCO comparant différentes architectures de cellules standard indique que, selon imec, le CFET à deux rangées offre le compromis optimal entre faisabilité et efficacité de surface pour la technologie logique A7. Cette nouvelle architecture repose sur une cellule de base où un côté du CFET est optimisé pour les connexions électriques — y compris une ligne d'alimentation (VSS) pour alimenter l'élément supérieur depuis l'arrière et une connexion directe à l'arrière de l'élément inférieur. L'autre côté est optimisé pour les connexions de signal, en fournissant une paroi de routage médiane (MRW) pour la connexion de haut en bas. La cellule standard à deux rangées de CFETs (avec deux rangées d'éléments empilés) est ensuite formée par la symétrie de deux cellules de base partageant la même MRW pour la connexion du signal (voir la figure 1).

Gert Hellings, directeur de programme DTCO chez imec : « Notre étude DTCO montre qu'une MRW commune pour 3,7 FET suffit pour construire des cellules logiques et SRAM. Cela nous permet de réduire la hauteur des cellules standard de 4 à 3,5 T par rapport aux CFETs monorail traditionnels. Cela entraîne une économie de surface significative de 15 % pour les cellules SRAM. Par rapport aux SRAM fabriqués, par exemple, avec la technologie A14-NSH, les SRAM à deux rangées basés sur des CFETs permettent une réduction de surface de plus de 40 %, offrant ainsi une voie supplémentaire de scalabilité pour les SRAM. » Le CFET à deux rangées simplifie également le processus, car la tranchée MRW est partagée par deux rangées de dispositifs CFET. Cela élimine la nécessité d'une via supplémentaire à haut rapport d'aspect pour relier les éléments supérieurs et inférieurs, si nécessaire, réduisant ainsi la complexité et le coût du traitement MOL.

« Depuis le nœud technologique de 7 nm, l'optimisation des cellules standard par DTCO contribue, en plus de la scalabilité conventionnelle des dispositifs, à augmenter la densité de nœud », ajoute Gert Hellings. « Pour notre étude DTCO sur les architectures CFET, nous partons des capacités de processus prévues dans les futures usines de CFET pour garantir des flux de processus pertinents pour l'industrie (figure 2). De plus, nous validons notre concept de fab virtuel avec des preuves de concept technologiques réalisées dans le laboratoire de 300 mm d'imec. Cette combinaison de fab virtuelle et d'activités pilotes réelles constitue une étape clé dans le développement de nos feuilles de route. » Ainsi, imec a également démontré expérimentalement lors de l'IEDM un composant clé de cette architecture à deux rangées de CFETs : un CFET monolithique fonctionnel avec contact direct à l'arrière pour la source/drain de la partie inférieure pMOS. Cela a été réalisé par structuration EUV à l'arrière, permettant un câblage dense de courant et de signal à l'arrière et une superposition étroite (