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Alle Veröffentlichungen von IMEC Belgium

Der Reinraum von Imec bildet die Grundlage für die PDKs von NanoIC, die auf 2-nm-Prozessabläufen basieren. / Imec’s cleanroom provides the foundation for NanoIC’s PDKs, based on 2 nm process flows.
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  • Workshop / Lehrgang

Umfangreiches Update des Pathfinding N2 P-PDK von NanoIC ermöglicht Forschern und Entwicklern, sich mit vollständigen SoC-Architekturen vertraut zu machen und Innovationen voranzutreiben.

NanoIC erweitert sein bahnbrechendes N2-PDK um fortschrittliche SRAM-Speichermakros

Diese Woche kündigt die NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, auf der SEMICON Europe die Veröffentlichung des N2 P-PDK v1.0 an, einem wichtigen Update ihres N2 Pathfinding Process D…
Links: derzeitiger CEO, Luc Van den hove, Rechts: CEO von imec ab dem 1. April 2026, Patrick Vandenameele. / Left: current CEO, Luc Van den hove, Right: imec CEO as of April 1, 2026, Patrick Vandenameele. CEO von imec ab dem 1. April 2026, Patrick Vandenameele.
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  • Unternehmen

Imec gewährleistet nahtlose Nachfolge und strategische Kontinuität

Führungswechsel bei imec: Luc Van den hove wird Chairman, Patrick Vandenameele folgt als CEO von imec nach

Der Verwaltungsrat von imec, einem weltweit führenden Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, hat Patrick Vandenameele zum nächsten Chief Executive Officer ernannt. Mit Wirkung zum 1. April 2026 wird er die Nachfolge des derzeitigen CEO Luc Van den hove antre…
Vertreter der zwölf Konsortiumsmitglieder versammelten sich im Internationalen Iberischen Nanotechnologielabor in Braga, Portugal. / Representatives of the twelve consortium members gathered at the International Iberian Nanotechnology Laboratory in Braga, Portugal.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Das Konsortium ermöglicht europäischen Start-ups, kleinen und mittleren Unternehmen sowie Forschungsorganisationen im Bereich der Halbleiterfertigung den Zugang zu Designinfrastruktur, Schulungen und Kapital.

Imec koordiniert EU Chip Design Platform

Im Rahmen des European Chips Act wurde ein Konsortium aus 12 europäischen Partnern unter der Koordination von imec ausgewählt, um die EU-Chips-Design Platform zu entwickeln. Die von Chips JU (European Joint Undertaking for Semiconductor Research and Innovation) finanzierte Plattform wird fabless Hal…
Abbildung 1 – Top-down-REM-Aufnahmen von Mäandern (links) und Gabeln (rechts) mit 20 nm Abstand nach der Musterübertragung in eine TiN-Hartmaske. / Figure 1 - Top-down SEM pictures of 20nm pitch meanders (left) and forks (right) after pattern transfer into TiN hard mask. Abbildung 2 – TEM-Bild metallisierter Drähte mit 20 nm Abstand nach einem chemisch-mechanischen Poliervorgang (CMP). / Figure 2 - TEM picture of metallized 20nm pitch wires after a chemical mechanical polishing (CMP) step.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Erste elektrische Tests mit 20 nm Pitch stellen einen weiteren Meilenstein bei der Validierung des High NA Extreme Ultraviolet (EUV) Patterning Ecosystem dar

Imec belegt die elektrische Leistungsfähigkeit von Metallleitungen mit einem Pitch von 20 nm, die mit High NA EUV Single Patterning hergestellt wurden

Diese Woche präsentiert imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, auf der SPIE Advanced Lithography + Patterning die ersten Ergebnisse des elektrischen Tests (e-test), die mit Metallleitungsstrukturen mit einem Pitch von 20 nm erzie…
Ein 300 mm Siliziumwafer mit Tausenden von GaAs-Bauelementen mit einer Nahaufnahme mehrerer Dies und eine Rasterelektronenmikroskop-Aufnahme einer Nano-Ridge-Anordnung aus GaAs nach der Epitaxie. / A 300 mm silicon wafer containing thousands of GaAs devices with a close-up of multiple dies and a scanning electron micrograph of a GaAs nano-ridge array after epitaxy. Ein 300 mm Siliziumwafer mit Tausenden von GaAs-Bauelementen mit einer Nahaufnahme mehrerer Dies und eine Rasterelektronenmikroskop-Aufnahme einer Nano-Ridge-Anordnung aus GaAs nach der Epitaxie. / A 300 mm silicon wafer containing thousands of GaAs devices with a close-up of multiple dies and a scanning electron micrograph of a GaAs nano-ridge array after epitaxy.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Imec verzeichnet durchschlagenden Erfolg in der Siliziumphotonik und ebnet damit den Weg für kostengünstige und leistungsstarke optische Komponenten.

Erste komplette Fertigung von elektrisch gepumpten GaAs-basierten Nano-Ridge-Lasern auf 300-mm-Siliziumwafern im Wafer-Maßstab

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, hat mit der erfolgreichen Demonstration elektrisch betriebener GaAs-basierter Multi-Quantum-Well-Nanoridge-Laserdioden, die vollständig monolithisch auf 300-mm-Siliziumwafern in seiner CMOS…
Abbildung 1 – Konzeptuelle Darstellung (a) eines einreihigen CFET und (b) eines zweireihigen CFET. Das Layout eines Flipflops (D-Flipflop oder DFF) zeigt eine Verringerung der Zellenhöhe und -fläche um 24 nm (oder 12,5 %) beim Übergang von einem einreihigen zu einem zweireihigen CFET (H. Kuekner et al., IEDM 2024). / Figure 1 – Conceptual representation of (a) a single-row CFET and (b) a double-row CFET. The layout of a flip-flop (D-type flip-flop or DFF) shows a reduction of the cell height & area with 24nm (or 12.5%) when transitioning from a single-row to a double-row CFET (H. Kuekner et al., IEDM 2024). Abbildung 2 – Virtueller Prozessablauf für den Aufbau einer zweireihigen CFET-Architektur. Der mit 3D Coventor simulierte Prozessablauf ging von den Spezifikationen einer „virtuellen“ CFET-Fab aus und projizierte zukünftige Verarbeitungskapazitäten und Designspielräume (H. Kuekner et al., IEDM 2024). Die Detailansicht zeigt ein TEM eines monolithischen CFET-Technologie-Demonstrators, der in der 300-mm-Reinraum-F&E-Einrichtung von imec hergestellt wurde (A. Vandooren et al., IEDM 2024). / Figure 2 – Virtual process flow for building a double-row CFET architecture. The process flow, simulated with 3D Coventor, started from the specifications of a ‘virtual’ CFET fab, projecting future processing capabilities and design margins (H. Kuekner et al., IEDM 2024). The zoom-in represents a TEM of a monolithic CFET technology demonstrator fabricated within imec’s 300mm R&D cleanroom facility (A. Vandooren et al., IEDM 2024).
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Neue Standard-Zellarchitektur bietet den optimalen Kompromiss zwischen Flächennutzung und Prozesskomplexität für Logik und SRAM

Imec setzt auf zweireihige CFET-Technologie für den A7-Technologieknoten

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, präsentiert auf dem 2024 IEEE International Electron Devices Meeting (IEDM) eine neue CFET-basierte Standardzellenarchitektur, die aus zwei Reihen CFETs mit einer dazwischen liegenden gemein…
Si Spin Qubits, hergestellt mit modernsten 300-mm-Integrationsverfahren. / Si spin qubits manufactured with state-of-the-art 300mm integration flows.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Ergebnisse belegen die Ausgereiftheit von Qubit-Prozessen auf 300-mm-Wafern, die die Herstellung von Quantencomputern in großem Maßstab ermöglichen.

Imec erreicht das niedrigste Ladungsrauschen für Si-MOS-Quantenpunkte, hergestellt auf einer 300-mm-CMOS-Plattform

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, gab heute die erfolgreiche Demonstration einer hochwertigen 300-mm-Si-basierten Quantenpunkt-Spin-Qubit-Verarbeitung mit Bauelementen bekannt, die zu einem statistisch relevanten durchschnit…
Abbildung 1 - SEM- Querschnittsaufnahme eines Die-to-Wafer hybrid gebondeten Versuchsträgers mit 2µm Bondpadabstand. / Figure 1 – Cross-section SEM image of a die-to-wafer hybrid bonded test vehicle with 2µm bond pad pitch. Abbildung 2 - A) Vision für ein optisch verbundenes Multi-XPU-Rechnersystem auf Waferebene; und B) demonstriertes Testsystem, das aus PIC-Dies mit eingebetteten SiN-Wellenleitern (WG) und evaneszenten Kopplern besteht, die mit einem unteren PIC-Wafer mit komplementären SiN-evaneszenten Kopplern verbunden sind. / Figure 2 – A) Vision for a wafer-level, optically interconnected multi-XPU compute system; and B) demonstrated test system comprising of PIC dies with embedded SiN waveguides (WG) and evanescent couplers bonded to a bottom PIC wafer with complementary SiN evanescent couplers.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Verbesserter Die-to-Wafer- Montageablauf öffnet Türen für Logik/Speicher-auf-Logik- Stacking und für Optisch vernetzte Systeme-auf-Wafer

Imec demonstriert Die-to-Wafer-Hybridbonden mit einem Cu-Interconnect-Pad-Pitch von 2µm

Diese Woche präsentiert imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, auf der IEEE Electronic Components and Technology Conference (ECTC) 2024 einen Cu-zu-Cu- und SiCN-zu-SiCN-Die-to-Wafer-Bonding-Prozess, der zu einem Cu-Bondpad-Abstan…
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