NanoIC rozszerza swój przełomowy N2-PDK o zaawansowane makra pamięci SRAM

Reinraum von Imec bildet die Grundlage für die PDKs von NanoIC, die auf 2-nm-Prozessabläufen basieren. (Bild: Imec) / Cleanroom firmy Imec stanowi podstawę dla PDK-ów NanoIC, opartych na procesach technologicznych 2 nm. (Zdjęcie: Imec)

NanoIC-Pilotlinie, europejska inicjatywa koordynowana przez imec mająca na celu przyspieszenie innowacji w dziedzinie technologii chipów powyżej 2 nm, ogłosiła wydanie N2 P-PDK v1.0, ważnej aktualizacji ich N2 Pathfinding Process Design Kit (P-PDK). Ta wersja zawiera kilka nowych funkcji, w tym bibliotekę z 29 makrami SRAM, które projektanci mogą wykorzystywać do badania i porównywania systemów na chipie (SoC) z front- i backside-power-routing. Włączenie makr SRAM do opcji projektowych oznacza dla N2 P-PDK v1.0 ważny kamień milowy w badaniach, nauce i eksploracji projektowej w zakresie zaawansowanych i przyszłych technologii węzłów.

Na drodze do projektów SoC najnowszej generacji

W miarę jak technologie chipów osiągają skalowanie poniżej 2 nm, coraz ważniejsze staje się badanie pełnych architektur systemów na chipie (SoC) z wykorzystaniem nowatorskich narzędzi technologicznych. SoC, które integrują logikę, pamięć i funkcje połączeń w jednym chipie, stanowią kręgosłup wielu cyfrowych zastosowań, od smartfonów i akceleratorów AI po sterowniki samochodowe. Jednak wczesne badania nad projektami SoC są często ograniczone przez brak dostępu do pełnych i realistycznych zestawów narzędzi projektowych, zawierających zaawansowane lub przyszłe technologie zwiększania skalowania, takie jak sieci zasilania. Ta luka utrudnia projektantom weryfikację koncepcji architektonicznych, eksperymentowanie z nowymi technologiami czy szkolenie kolejnej generacji projektantów chipów na zaawansowanych węzłach.

Niskoprogowa wersja N2 P-PDK v1.0 od NanoIC ma na celu zlikwidowanie tej luki, oferując natychmiastowy dostęp do szerokiego zakresu nowych funkcji projektowych, w tym portfolio 29 gotowych makr SRAM z konfiguracjami front- i backside-power-routing.

Ta podwójna konfiguracja, po raz pierwszy oferowana w przełomowym PDK, umożliwia projektantom eksperymentowanie i optymalizację integracji pamięci w realistycznych, zaawansowanych sieciach zasilania. Dzięki temu N2 P-PDK v1.0 od NanoIC zapewnia elementy do pełnego projektu SoC oraz kontekst architektoniczny do badania interakcji tych elementów w realistycznych sieciach zasilania. Umożliwia użytkownikom wyjście poza prosty projekt logiki i badanie oraz weryfikację pełnych systemów SoC, odzwierciedlających wyzwania i możliwości projektowania układów scalonych najnowszej generacji.

Obniżenie barier dla nauki i eksploracji

Poprzez bezpłatne udostępnianie tych zaawansowanych funkcji dla naukowców akademickich, startupów i zespołów projektowych, NanoIC znacząco obniża bariery dla innowacji, wspiera rozwój technologii najbliższej generacji i wzmacnia pozycję Europy na globalnym rynku półprzewodników.

„Dzięki tej wersji 1.0 naszego N2 P-PDK, deweloperzy mogą ocenić wpływ nowych funkcji technologicznych i opcji integracji na swoje projekty, zanim będą one dostępne w ofertach foundry. Zapewnia ona unikalne środowisko łączące innowatorów technologicznych z praktyczną realizacją projektów i gwarantujące, że przełomy w badaniach urządzeń prowadzą do postępów na poziomie systemowym”, podsumowuje Marie Garcia Bardon, kierownik działu w imec i lider pakietu prac w ramach NanoIC-Pilotlinie.

Opierając się na wnioskach z poprzedniej wersji N2 P-PDK, ta wersja kładzie fundament pod przyszłe iteracje PDK i wprowadzi w nadchodzących latach dodatkowe zaawansowane PDK logiczne, pamięciowe i połączeniowe. Plan rozwoju obejmuje przyszłe wersje N2 P-PDK oraz nadchodzące PDK logiczne A14 i A7, eDRAM i SOT pamięciowe PDK, a także zaawansowane rozwiązania połączeniowe (RDL, Hybrid Bonding, Interposer), które umożliwią innowacje w całym spektrum technologii chipów najnowszej generacji.

Aby wspierać projektantów w pełnym wykorzystaniu potencjału N2 P-PDK v1.0, w dniach 25 i 26 marca 2026 roku zostanie zorganizowane specjalne warsztaty. Wydarzenie to zapewni teoretyczne podstawy, a następnie praktyczne szkolenia z wykorzystaniem dwóch różnych narzędzi EDA: Cadence i Synopsys. Uczestnicy zdobędą wiedzę na temat makr SRAM, zaktualizowanych reguł projektowych i strategii integracji na poziomie systemu. Szczegóły i możliwość rejestracji dostępne są na stronie NanoIC.