NanoIC amplia il suo rivoluzionario N2-PDK con avanzati macro di memoria SRAM

La camera bianca di Imec costituisce la base per i PDK di NanoIC, basati su processi di 2 nm. (Immagine: Imec) / La cleanroom di Imec fornisce la base per i PDK di NanoIC, basati su flussi di processo da 2 nm. (Foto: Imec)

NanoIC-Pilotlinie, un'iniziativa europea coordinata da imec per accelerare l'innovazione nel settore delle tecnologie chip oltre i 2 nm, ha annunciato la pubblicazione del N2 P-PDK v1.0, un importante aggiornamento del loro N2 Pathfinding Process Design Kit (P-PDK). Questa versione include diverse nuove funzionalità, tra cui una libreria con 29 macro di SRAM, che consentono ai progettisti di esplorare e confrontare sistemi su chip (SoC) con routing di alimentazione frontside e backside. L'inclusione delle macro SRAM nelle opzioni di progettazione rappresenta un traguardo importante per la ricerca, l'apprendimento e l'esplorazione progettuale nel settore dei nodi avanzati e futuri.

Verso i progetti SoC di prossima generazione

Con le tecnologie chip che ormai raggiungono una scalabilità inferiore ai 2 nm, diventa sempre più importante esplorare architetture complete di sistemi su chip (SoC) con nuovi strumenti tecnologici abilitanti. Gli SoC, che integrano logica, memoria e funzioni di connessione in un unico chip, sono il pilastro di molte applicazioni digitali, dagli smartphone e acceleratori di intelligenza artificiale alle automobili. Tuttavia, la ricerca sui progetti SoC nelle prime fasi è spesso limitata dall'accesso a kit di progettazione completi e realistici, che includano tecnologie avanzate o future per aumentare la scalabilità, come reti di alimentazione avanzate. Questa lacuna rende difficile per i progettisti validare concetti architetturali, sperimentare con nuove tecnologie o formare la prossima generazione di progettisti di chip su nodi avanzati.

Il low-threshold N2 P-PDK v1.0 di NanoIC mira a colmare questa lacuna, offrendo immediatamente accesso a una vasta gamma di nuove funzionalità di progettazione, tra cui un portfolio di 29 macro SRAM pronte all'uso con configurazioni di routing di alimentazione frontside e backside.

Questa configurazione duale, offerta per la prima volta in un PDK innovativo, permette ai progettisti di sperimentare e ottimizzare l'integrazione della memoria in reti di alimentazione realistiche e avanzate. Così, il N2 P-PDK v1.0 di NanoIC fornisce i mattoni per un SoC completo e il contesto architetturale per studiare come questi mattoni interagiscono all’interno di reti di alimentazione realistiche. Permette agli utenti di andare oltre il semplice design logico, esplorando e validando sistemi SoC completi che riflettono le sfide e le opportunità del design di semiconduttori di prossima generazione.

Riduzione delle barriere all'apprendimento e all'esplorazione

Grazie alla distribuzione gratuita di queste funzionalità avanzate a ricercatori accademici, startup e team di progettazione, NanoIC riduce significativamente le barriere all'innovazione, promuove lo sviluppo di applicazioni di prossima generazione e rafforza la posizione dell'Europa nel panorama globale dei semiconduttori.

“Con questa versione 1.0 del nostro N2 P-PDK, gli sviluppatori possono valutare gli impatti delle nuove funzioni tecnologiche e delle opzioni di integrazione sui loro progetti prima che siano disponibili presso le fonderie. Offre un ambiente unico per collegare i pionieri tecnologici con l'implementazione pratica del design e garantire che le scoperte nella ricerca sui dispositivi portino a progressi a livello di sistema”, riassume Marie Garcia Bardon, responsabile di reparto presso imec e responsabile del pacchetto di lavoro all’interno della NanoIC-Pilotlinie.

Basandosi sui risultati del precedente N2 P-PDK, questa versione getta le basi per future iterazioni del PDK e introdurrà nei prossimi anni ulteriori PDK avanzati per logica, memoria e connessioni. La roadmap comprende future versioni del N2 P-PDK, oltre ai prossimi PDK di logica A14 e A7, PDK di eDRAM e SOT, e soluzioni di connessione avanzate (RDL, bonding ibrido, interposers), che consentiranno innovazioni in tutto lo spettro delle tecnologie chip di prossima generazione.

Per supportare i progettisti nel massimizzare il potenziale del N2 P-PDK v1.0, il 25 e 26 marzo 2026 si terrà un workshop speciale. Questo evento offrirà un quadro teorico, seguito da sessioni pratiche con due diversi strumenti EDA: Cadence e Synopsys. I partecipanti avranno approfondimenti sui macro SRAM, sulle regole di progettazione aggiornate e sulle strategie di integrazione a livello di sistema. Per ulteriori dettagli e per iscriversi, visitare il sito web di NanoIC.