NanoIC amplía su innovador N2-PDK con macros de memoria SRAM avanzadas

La sala limpia de Imec forma la base para los PDKs de NanoIC, que se basan en procesos de 2 nm. (Imagen: Imec) / La sala limpia de Imec proporciona la base para los PDKs de NanoIC, basados en procesos de 2 nm. (Foto: Imec)

NanoIC-Pilotlinie, una de las iniciativas europeas coordinadas por imec para acelerar la innovación en tecnologías de chips más allá de 2 nm, anunció la publicación del N2 P-PDK v1.0, una actualización importante de su N2 Pathfinding Process Design Kit (P-PDK). Esta versión incluye varias funciones nuevas, entre ellas una biblioteca con 29 macros de SRAM, que permiten a los diseñadores explorar y comparar diseños de System-on-Chip (SoC) con enrutamiento de potencia frontal y trasero. La incorporación de macros de SRAM en las opciones de diseño representa un hito importante para la investigación, el aprendizaje y la exploración de diseño en el ámbito de nodos avanzados y futuros.

En camino hacia los diseños de SoC de próxima generación

Con las tecnologías de chips alcanzando actualmente escalas inferiores a 2 nm, la posibilidad de explorar arquitecturas completas de System-on-Chip (SoC) con habilitadores tecnológicos innovadores se vuelve cada vez más importante. Los SoC, que integran lógica, memoria y funciones de conexión en un solo chip, son la columna vertebral de muchas aplicaciones digitales, desde teléfonos inteligentes y aceleradores de IA hasta controles automotrices. Sin embargo, la investigación de diseños de SoC en las primeras etapas a menudo se ve limitada por el acceso restringido a kits de diseño completos y realistas que incluyan tecnologías avanzadas o futuras para mejorar la escalabilidad, como redes de suministro de energía. Esta brecha dificulta que los diseñadores validen conceptos arquitectónicos, experimenten con nuevas tecnologías o capaciten a la próxima generación de diseñadores de chips en nodos avanzados.

El N2 P-PDK v1.0 de NanoIC, de bajo umbral, busca cerrar esta brecha y ofrece acceso inmediato a una variedad de nuevas funciones de diseño, incluyendo un portafolio de 29 macros de SRAM listos para usar con configuraciones de enrutamiento de potencia frontal y trasero.

Esta configuración dual, que se ofrece por primera vez en un PDK pionero, permite a los diseñadores experimentar y optimizar la integración de memoria en redes de energía realistas y avanzadas. Así, el N2 P-PDK v1.0 de NanoIC proporciona los componentes para un SoC completo y el contexto arquitectónico para investigar cómo interactúan estos componentes dentro de redes de energía realistas. Permite a los usuarios ir más allá del simple diseño lógico y explorar y validar sistemas SoC completos que reflejen los desafíos y oportunidades del diseño de semiconductores de próxima generación.

Reduciendo barreras para el aprendizaje y la exploración

Al ofrecer gratuitamente estas funciones avanzadas a investigadores académicos, startups y equipos de diseño, NanoIC reduce significativamente las barreras para la innovación, fomenta el desarrollo de aplicaciones de próxima generación y fortalece la posición de Europa en el panorama global de semiconductores.

“Con esta versión 1.0 de nuestro N2 P-PDK, los desarrolladores pueden evaluar el impacto de nuevas funciones tecnológicas y opciones de integración en sus diseños antes de que estén disponibles en las ofertas de las fundiciones. Ofrece un entorno único para conectar pioneros tecnológicos con la implementación práctica del diseño y garantizar que los avances en la investigación de dispositivos conduzcan a progresos a nivel de sistema”, resume Marie Garcia Bardon, jefa de departamento en imec y líder del paquete de trabajo dentro de la NanoIC-Pilotlinie.

Basándose en los conocimientos adquiridos con la versión anterior del N2 P-PDK, esta versión sienta las bases para futuras iteraciones del PDK y presentará en los próximos años PDKs avanzados adicionales para lógica, memoria y conexión. La hoja de ruta incluye futuras versiones del N2 P-PDK, así como los próximos PDKs de lógica A14 y A7, PDKs de memoria eDRAM y SOT, y soluciones de conexión avanzadas (RDL, unión híbrida, interposers), que facilitarán innovaciones en todo el espectro de tecnologías de chips de próxima generación.

Para apoyar a los diseñadores en la máxima utilización del potencial del N2 P-PDK v1.0, se organizará un taller especial los días 25 y 26 de marzo de 2026. Este evento ofrecerá un marco teórico seguido de sesiones prácticas utilizando dos herramientas EDA diferentes: Cadence y Synopsys. Los participantes podrán profundizar en los macros de SRAM, las reglas de diseño actualizadas y las estrategias de integración a nivel de sistema. Para más detalles y la inscripción, visite el sitio web de NanoIC.