Imec apuesta por la tecnología CFET de doble fila para el nodo tecnológico A7

Figura 1 – Representación conceptual de (a) un CFET de una sola fila y (b) un CFET de doble fila. La disposición de un flip-flop (flip-flop tipo D o DFF) muestra una reducción de la altura y el área de la celda en 24 nm (o 12,5%) al pasar de un CFET de una sola fila a uno de doble fila (H. Kuekner et al., IEDM 2024).

Figura 2 – Flujo de proceso virtual para la construcción de una arquitectura CFET de doble fila. El flujo de proceso, simulado con 3D Coventor, partió de las especificaciones de una fábrica CFET "virtual", proyectando las capacidades de procesamiento futuras y los márgenes de diseño (H. Kuekner et al., IEDM 2024). La vista ampliada muestra un TEM de un demostrador de tecnología CFET monolítico fabricado en las instalaciones de I+D de sala limpia de 300 mm de imec (A. Vandooren et al., IEDM 2024).

Imec, un centro de investigación e innovación líder mundial en nanoelectrónica y tecnologías digitales, presenta en la IEEE International Electron Devices Meeting (IEDM) 2024 una nueva arquitectura de celdas estándar basada en CFET, que consiste en dos filas de CFETs con una línea común intermedia para la conducción de señales. Las principales ventajas de esta arquitectura de CFET de doble fila son la simplificación del proceso y una reducción significativa en el área de celdas lógicas y SRAM, según un estudio DTCO (Design-Technology Co-Optimization) de imec. La nueva arquitectura permite reducir la altura de las celdas estándar de 4 a 3,5 T en comparación con los CFETs tradicionales de una sola fila.

La industria de semiconductores está logrando avances considerables en la fabricación de bloques monolíticos de CFETs, que en la hoja de ruta de la tecnología lógica reemplazarán a los nanosheets Gate-All-Around (NSHs). La apilación de bloques n- y pFET promete ventajas en rendimiento, eficiencia y área (PPA) cuando se combina con tecnologías de retroceso para la alimentación y la conducción de señales. Sin embargo, a nivel de circuitos aún quedan varias opciones abiertas para la integración de los CFETs en una celda estándar, con el fin de obtener o mejorar las ventajas PPA esperadas. Un desafío particular es la conectividad MOL (Middle-of-Line), es decir, las conexiones que unen los contactos de Source/Drain y Gate con las primeras líneas metálicas (en la parte superior e inferior) y que garantizan una conectividad de arriba hacia abajo para la corriente y la señal.

Un estudio DTCO que compara arquitecturas de celdas estándar revela que, según imec, el CFET de doble fila ofrece el compromiso óptimo entre viabilidad y eficiencia de área para nodos lógicos A7. Esta nueva arquitectura parte de una celda base en la que un lado del CFET está optimizado para las conexiones de corriente, incluyendo una línea de corriente (VSS) para suministrar energía al elemento superior desde la parte posterior y una conexión directa a la parte trasera del elemento inferior. El otro lado está optimizado para conexiones de señal, proporcionando una pared de enrutamiento media (MRW) para conectar de arriba hacia abajo. La celda estándar de CFET de doble fila (con dos filas de elementos apilados) se forma mediante la reflexión de dos celdas base que comparten la misma MRW para la conexión de señal (ver Figura 1).

Gert Hellings, director del programa DTCO en imec, comenta: "Nuestro estudio DTCO muestra que una MRW común para 3,7 FETs es suficiente para construir celdas lógicas y SRAM. Esto nos permite reducir aún más la altura de las celdas estándar en comparación con los CFETs de una sola fila 'clásicos', de 4 a 3,5 T. Esto conduce a un ahorro de área significativo del 15 por ciento en celdas SRAM. En comparación con SRAMs fabricados, por ejemplo, con la tecnología A14-NSH, los SRAMs basados en CFET de doble fila permiten una reducción de área de más del 40 por ciento, ofreciendo así una vía de escalado adicional para SRAMs." El CFET de doble fila también simplifica el proceso, ya que la zanja MRW es compartida por dos filas de dispositivos CFET, eliminando la necesidad de una interconexión adicional con alta relación de aspecto para conectar los componentes superior e inferior, si es necesario, lo que reduce la complejidad y los costes del proceso MOL.

"Desde el nodo tecnológico de 7 nm, la optimización de las celdas estándar mediante DTCO contribuye, además de la escalabilidad convencional de los dispositivos, a un porcentaje cada vez mayor en la mejora de la densidad de nodos", añade Gert Hellings. "Para nuestro estudio DTCO sobre arquitecturas CFET, hemos asumido las capacidades del proceso previstas para futuras fábricas de CFETs, que garantizan procesos relevantes para la industria (ver Figura 2). Además, validamos nuestro concepto de fábrica virtual con pruebas de concepto tecnológico realizadas en la sala limpia de 300 mm de imec. Esta combinación de fábrica virtual y actividades piloto reales es un paso decisivo en el avance de nuestras hojas de ruta." Así, imec también demostró experimentalmente en la IEDM un componente clave de esta arquitectura de CFET de doble fila: un CFET monolítico funcional con contacto directo en la parte posterior hacia el Source/Drain del pMOS inferior. Esto se logró mediante estructuración con EUV en la parte posterior, que permite una conexión densa de corriente y señal en la parte trasera y una superposición estrecha (