Imec a két soros CFET-technológiára helyezi a hangsúlyt az A7 technológiai csomópontnál

Ábra 1 – Koncepcionális ábrázolás (a) egysoros CFET-ről és (b) kétsoros CFET-ről. A flip-flop (D-típusú flip-flop vagy DFF) elrendezése 24 nm-rel (vagy 12,5%-kal) csökken a cella magassága és területe, amikor egysorosról kétsoros CFET-re váltanak (H. Kuekner et al., IEDM 2024).

Ábra 2 – Virtuális folyamatábra egy kétsoros CFET-architektúra felépítéséhez. A 3D Coventor-rel szimulált folyamatábra a „virtuális” CFET-gyártóüzem specifikációiból indult, és a jövőbeli feldolgozási képességeket és tervezési tartalékokat vetítette előre (H. Kuekner et al., IEDM 2024). A nagyítás egy monolitikus CFET-technológiai demonstrátor TEM képét mutatja, amelyet az imec 300 mm-es tisztatéri kutatás-fejlesztési létesítményében gyártottak (A. Vandooren et al., IEDM 2024).

Az imec, egy világszerte vezető kutatási és innovációs központ a nanoelektronikában és digitális technológiákban, a 2024 IEEE Nemzetközi Elektronikai Eszközök Találkozóján (IEDM) bemutat egy új CFET-alapú szabványos cellaarchitektúrát, amely két CFET sorból áll, közöttük egy közös vezeték található az jelek vezetésére. Ennek a két soros CFET-architektúrának fő előnyei a folyamat egyszerűsítése és a logika- és SRAM-cellák területének jelentős csökkentése, amint az az imec DTCO (Design-Technology Co-Optimization) tanulmányából kiderül. Az új architektúra lehetővé teszi a szabványos cella magasságának csökkentését 4-ről 3,5 T-re a hagyományos egysoros CFET-ekhez képest.

A félvezetőipar jelentős előrelépést ért el a monolitikus CFET-alkatrészek gyártásában, amelyek a logikai technológia Roadmapjén a Gate-All-Around nanosheets (NSHs) helyét veszik át. Az n- és pFET-alkatrészek egymásra rakása ígéretes előnyöket kínál a teljesítmény, a hatékonyság és a terület (PPA) szempontjából, ha hátsó oldal technológiákkal kombinálják az áramellátást és az jelek vezetését. Az áramkör szintjén azonban még több lehetőség van a CFET-ek integrálására egy szabványos cellába, hogy elérjük vagy tovább növeljük a várt PPA-előnyöket. Külön kihívást jelent a MOL-konnektivitás (Middle-of-Line), azaz azok a kapcsolatok, amelyek a forrás-/Drain- és Gate-kontaktokat összekötik az első fémvezetékekkel (elöl és hátul), és biztosítják a felső és alsó elemek közötti top-to-bottom kapcsolatot az áram és jelek számára.

Egy DTCO tanulmány szerint, amely összehasonlítja a szabványos cellaarchitektúrákat, az imec szerint a két soros CFET optimális kompromisszumot kínál a megvalósíthatóság és a terület hatékonysága között az A7 logikai csomóponton. Ez az új architektúra egy olyan alapcellán alapul, ahol az egyik oldal CFET-je az áramellátásra van optimalizálva – beleértve egy VSS áramellátó sínét a felső elem áramellátására hátulról, valamint közvetlen kapcsolatot a alsó elem hátuljával. A másik oldal az jelek összeköttetésére van optimalizálva, középső vezeték (MRW) biztosításával a felülről lefelé irányuló kapcsolat érdekében. A két soros CFET szabványos cella (két sorban egymásra rakott elemekkel) akkor jön létre, amikor két alapcellát tükrözünk, amelyek ugyanazt a MRW-t osztják meg a jelvezetékhez (lásd 1. ábra).

Geert Hellings, az imec DTCO programigazgatója így nyilatkozott: „Tanulmányunk kimutatta, hogy egy közös MRW elegendő 3,7 FET-hez a logika- és SRAM-cellák építéséhez. Ez lehetővé teszi, hogy a szabványos cella magasságát a hagyományos, egysoros CFET-ekhez képest 4-ről 3,5 T-re csökkentsük. Ez jelentős, 15 százalékos területmegtakarítást eredményez SRAM-cellák esetében. A SRAM-hoz képest, amely például az A14-NSH technológiával készült, a két soros CFET-alapú SRAM-ok több mint 40 százalékos területcsökkenést tesznek lehetővé, így további skálázási lehetőséget kínálva a SRAM-ok számára.” A két soros CFET továbbá egyszerűsíti a folyamatot, mivel a MRW-árok közösen van használva két CFET-sor között. Ez kiküszöböli a magas arányú átmenő furatok szükségességét a felső és alsó elemek összekötésére, ha szükséges, ezáltal csökkentve a MOL-feldolgozás összetettségét és költségeit.

„A 7 nm-es technológiai csomópont óta a DTCO által végzett szabványos cellaoptimalizálás egyre nagyobb szerepet játszik a csomópont sűrűségének növelésében a hagyományos eszközskálázás mellett” – tette hozzá Geert Hellings. „A CFET-architektúrákra vonatkozó DTCO tanulmányunk során a jövőbeli CFET-gyárakban tervezett folyamatképességekre alapozunk, hogy biztosítsuk az iparág releváns folyamatmeneteit (2. ábra). Emellett virtuális gyár koncepciónkat technológiai Proof-of-Concept-okkal validáljuk, amelyeket az imec 300 mm-es tisztában végez. Ez a virtuális gyár és a valódi pilotgyártási tevékenységek kombinációja kulcsfontosságú lépés a Roadmapjaink további fejlesztésében.” Ezért az imec az IEDM-en demonstrálta egy fontos építőelemét ennek a két soros CFET-architektúrának: egy működőképes monolitikus CFET-et, amely közvetlen hátsó oldal kontaktussal rendelkezik az alsó pMOS-elem forrás-/Drain-részéhez. Ezt EUV-hátsó oldal strukturálással érték el, amely sűrű hátsó oldal vezetékes és jelek összekötését teszi lehetővé, valamint szoros egymásra helyezést (