Imec zet in op tweerijige CFET-technologie voor de A7-technologieknoop

Figuur 1 – Conceptuele weergave van (a) een eentraps CFET en (b) een tweetraps CFET. De lay-out van een flip-flop (D-flip-flop of DFF) toont een vermindering van de celhoogte en -oppervlakte met 24 nm (of 12,5%) bij de overgang van een eentraps naar een tweetraps CFET (H. Kuekner et al., IEDM 2024).

Figuur 2 – Virtuele processtroom voor het opbouwen van een dubbele rij CFET-architectuur. De met 3D Coventor gesimuleerde processtroom ging uit van de specificaties van een ‘virtuele’ CFET-fabriek, en projecteert toekomstige verwerkingsmogelijkheden en ontwerpruimtes (H. Kuekner et al., IEDM 2024). De uitsnede toont een TEM van een monolithisch CFET-technologiedemonstrator, vervaardigd in de 300-mm R&D-cleanroomfaciliteit van imec (A. Vandooren et al., IEDM 2024).

Imec, een wereldwijd toonaangevend onderzoeks- en innovatiecentrum voor nano-elektronica en digitale technologieën, presenteert op de 2024 IEEE International Electron Devices Meeting (IEDM) een nieuwe CFET-gebaseerde standaardcellenarchitectuur, bestaande uit twee rijen CFETs met een daartussen ligende gemeenschappelijke leiding voor signaalgeleiding. De belangrijkste voordelen van deze tweerijige CFET-architectuur zijn de vereenvoudiging van het proces en een aanzienlijke vermindering van de logica- en SRAM-celoppervlakte, zoals blijkt uit de DTCO-studie (Design-Technology Co-Optimization) van imec. De nieuwe architectuur maakt het mogelijk om de standaardcellenhoogte te verlagen van 4 naar 3,5 T in vergelijking met conventionele eenrijige CFETs.

De halfgeleiderindustrie boekt aanzienlijke vooruitgang bij de productie van (monolithische) CFET-blokken, die in de roadmap van logische technologie Gate-All-Around Nanosheets (NSHs) moeten vervangen. Het stapelen van n- en pFET-blokken belooft voordelen op het gebied van prestatie, efficiëntie en oppervlakte (PPA) wanneer het wordt gecombineerd met backside-technologieën voor de voeding en signaalgeleiding. Op schakelniveau zijn er echter nog verschillende opties voor de integratie van de CFETs in een standaardcel om de verwachte PPA-voordelen te behalen of te verbeteren. Een bijzondere uitdaging vormt de MOL-verbinding (Middle-of-Line), dat wil zeggen de verbindingen die source-/drain- en gate-contacten verbinden met de eerste metalen leidingen (aan de voor- en achterkant) en een top-to-bottom-verbinding voor stroom en signaal garanderen.

Uit een DTCO-studie ter vergelijking van standaardcellenarchitecturen blijkt dat de tweerijige CFET volgens imec de optimale compromis biedt tussen haalbaarheid en oppervlakte-efficiëntie voor de A7-logikknoop. Deze nieuwe architectuur gaat uit van een basiscel, waarbij één zijde van de CFET is geoptimaliseerd voor stroomaansluitingen — inclusief een stroomrail (VSS) voor de voeding van het bovenste element vanaf de achterkant en een directe verbinding met de achterkant van het onderste element. De andere zijde is geoptimaliseerd voor signaalverbindingen, door een middelste routingwand (MRW) te voorzien voor de verbinding van boven naar beneden. De tweerijige CFET-standaardcel (met twee rijen gestapelde elementen) wordt vervolgens gevormd door twee basiscellen te spiegelen, die dezelfde MRW voor de signaalverbinding delen (zie Figuur 1).

Geert Hellings, programmamanager DTCO bij imec: "Onze DTCO-studie toont aan dat een gemeenschappelijke MRW voor elk 3,7 FET voldoende is om logica- en SRAM-cellen te bouwen. Hierdoor kunnen we de standaardcellenhoogte verder verlagen van 4 naar 3,5 T in vergelijking met de 'klassieke' eenrijige CFETs. Dit leidt tot een significante oppervlaktebesparing van 15 procent bij SRAM-cellen. In vergelijking met SRAMs die bijvoorbeeld met de A14-NSH-technologie worden vervaardigd, maken tweerijige CFET-gebaseerde SRAMs een oppervlaktevermindering van meer dan 40 procent mogelijk en bieden ze daarmee een verdere schaalbaarheid voor SRAMs." De tweerijige CFET leidt ook tot een vereenvoudiging van het proces, omdat de MRW-sleuf door twee rijen CFET-apparaten gezamenlijk wordt gedeeld. Hierdoor is een extra doorcontact met een hoog aspectratio om de boven- en onderliggende componenten te verbinden niet nodig, indien nodig, wat de complexiteit en kosten van de MOL-verwerking vermindert.

"Sinds de 7nm-technologieknoop draagt de standaardcellenoptimalisatie door DTCO, naast de gebruikelijke apparaat-schaalvergroting, steeds meer bij aan de verhoging van de knooppuntdichtheid," voegt Geert Hellings toe. "Voor onze DTCO-studie naar CFET-architecturen gaan we uit van de procesmogelijkheden die in toekomstige CFET-fabrieken gepland zijn om branche-relevante processtappen te waarborgen (Figuur 2). Daarnaast valideren we ons virtuele fabriekconcept met technologie-proof-of-concepts die worden uitgevoerd in het 300-mm cleanroom van imec. Deze combinatie van virtuele fabriek en echte pilotlijnen is een cruciale stap in de verdere ontwikkeling van onze roadmaps." Zo demonstreerde imec ook op de IEDM experimenteel een belangrijk onderdeel van deze tweerijige CFET-architectuur: een functionele monolithische CFET met directe backside-contact naar de source/drain van het onderste pMOS-component. Dit werd gerealiseerd door EUV-backside-structurering, die een dichte backside-stroom- en signaalbedrading mogelijk maakt en een nauw overlappende structuur (