Imec spoléhá na dvouřadou CFET technologii pro technologický uzel A7

Obrázek 1 – Konceptuální znázornění (a) jednořadého CFET a (b) dvouřadého CFET. Rozložení flip-flopu (D-typ flip-flop nebo DFF) ukazuje snížení výšky a plochy buňky o 24 nm (nebo 12,5 %) při přechodu z jednořadého na dvouřadý CFET (H. Kuekner et al., IEDM 2024). / Obrázek 1 – Konceptuální znázornění (a) jednořadého CFET a (b) dvouřadého CFET. Rozložení flip-flopu (D-typ flip-flop nebo DFF) ukazuje snížení výšky a plochy buňky o 24 nm (nebo 12,5 %) při přechodu z jednořadého na dvouřadý CFET (H. Kuekner et al., IEDM 2024).

Obrázek 2 – Virtuální procesní tok pro výstavbu dvouřadé architektury CFET. Procesní tok, simulovaný pomocí 3D Coventor, vycházel ze specifikací „virtuální“ továrny CFET a projekoval budoucí výrobní kapacity a návrhové rezervy (H. Kuekner et al., IEDM 2024). Detailní pohled ukazuje TEM monolitického demonstrátoru technologie CFET, který byl vyroben v rámci výzkumné a vývojové čisté místnosti o rozměru 300 mm společnosti imec (A. Vandooren et al., IEDM 2024).

Imec, globálně přední výzkumné a inovační centrum pro nanoelektroniku a digitální technologie, představuje na IEEE International Electron Devices Meeting (IEDM) 2024 novou standardní buňkovou architekturu založenou na CFET, která sestává ze dvou řad CFETů s společnou vedením uprostřed pro signálové vedení. Hlavní výhodou této dvouřadé CFET architektury je zjednodušení procesu a výrazné snížení plochy logických a SRAM buněk, jak vyplývá ze studie DTCO (Design-Technology Co-Optimization) od imec. Nová architektura umožňuje snížení výšky standardních buněk z 4 na 3,5 T ve srovnání s tradičními jednoradými CFETy.

Polovodičový průmysl dosahuje významného pokroku ve výrobě (monolitických) CFET bloků, které mají nahradit v roadmapě logických technologií gate-all-around nanosheet (NSH). Skládání n- a pFET bloků slibuje výhody z hlediska výkonu, efektivity a plochy (PPA), pokud je kombinováno s technologií zpětné napájení a signálového vedení. Na úrovni obvodů však stále existuje několik možností integrace CFETů do standardní buňky, aby byly dosaženy nebo zlepšeny očekávané PPA výhody. Výzvou je především MOL konektivita (Middle-of-Line), tj. spojení mezi zdrojem/drenem a bránkovými kontakty s prvními metalickými vedeními (na přední i zadní straně) a zajištění top-to-bottom konektivity pro proud a signál.

Ze studie DTCO porovnávající různé architektury standardních buněk vyplývá, že podle imec nabízí dvouřadý CFET optimální kompromis mezi proveditelností a efektivitou plochy pro logický uzel A7. Tato nová architektura vychází ze základní buňky, kde je jedna strana CFETu optimalizována pro napájení – včetně napájecího vedení (VSS) pro napájení horního prvku ze zadní strany a přímého spojení s zadní stranou spodního prvku. Druhá strana je optimalizována pro signálové spojení, přičemž je zavedena střední spojovací stěna (MRW) pro propojení shora dolů. Standardní dvouřadá buňka CFET (se dvěma řadami vrstvených prvků) je pak vytvořena zrcadlením dvou základních buněk, které sdílejí stejnou MRW pro signálové spojení (viz obrázek 1).

Geert Hellings, programový ředitel DTCO v imec: „Naše studie DTCO ukazuje, že společná MRW pro 3,7 FETů postačuje k výrobě logických a SRAM buněk. Díky tomu můžeme výšku standardních buněk dále snižovat ve srovnání s „klasickými“ jednoradými CFETy z 4 na 3,5 T. To vede k významné úspoře plochy o 15 procent u SRAM buněk. Ve srovnání se SRAMy, například vyráběnými technologií A14-NSH, umožňuje dvouřadý CFET SRAMům snížení plochy o více než 40 procent a představuje tak další škálovací cestu pro SRAMy.“ Dvouřadý CFET také zjednodušuje proces, protože MRW kanál je sdílen dvěma řadami CFETů. Tím odpadá potřeba dalšího průchozího kontaktu s vysokým poměrem stran pro spojení horních a spodních prvků, pokud je to nutné, čímž se snižuje složitost a náklady na zpracování MOL.

„Od technologického uzlu 7 nm přispívá optimalizace standardních buněk prostřednictvím DTCO kromě běžného škálování zařízení stále více ke zvýšení hustoty uzlů,“ dodává Geert Hellings. „Pro naši studii DTCO zaměřenou na CFET architektury jsme vycházeli z výrobních schopností, které jsou plánovány v budoucích továrnách na CFET, aby bylo možné zajistit průmyslově relevantní procesní postupy (obrázek 2). Navíc validujeme náš koncept virtuální továrny pomocí technologií proof-of-concept, které jsou prováděny v 300mm čisté místnosti imec. Tato kombinace virtuální továrny a reálných pilotních linek je klíčovým krokem v dalším rozvoji našich roadmap.“ Také na IEDM demonstrovala imec experimentálně důležitou součást této dvouřadé CFET architektury: funkční monolitický CFET s přímým kontaktem na zadní straně ke zdroji/drenu spodního pMOS prvku. To bylo realizováno pomocí strukturování zadní strany EUV, které umožňuje husté zadní vedení proudu a signálu a těsné překrytí (