Imec punta sulla tecnologia CFET a doppia fila per il nodo tecnologico A7

Figura 1 – Rappresentazione concettuale di (a) un CFET a riga singola e (b) un CFET a doppia riga. Il layout di un flip-flop (flip-flop di tipo D o DFF) mostra una riduzione dell'altezza e dell'area della cella di 24 nm (o 12,5%) passando da un CFET a riga singola a uno a doppia riga (H. Kuekner et al., IEDM 2024).

Figura 2 – Flusso di processo virtuale per la realizzazione di un'architettura CFET a doppia fila. Il flusso di processo, simulato con 3D Coventor, è partito dalle specifiche di una fabbrica CFET "virtuale", proiettando future capacità di lavorazione e margini di progettazione (H. Kuekner et al., IEDM 2024). La vista ingrandita mostra un TEM di un dimostratore di tecnologia CFET monolitico, realizzato all’interno della struttura di ricerca e sviluppo in camera bianca da 300 mm di imec (A. Vandooren et al., IEDM 2024).

Imec, un centro di ricerca e innovazione leader a livello mondiale nel campo della nanoelettronica e delle tecnologie digitali, presenta al 2024 IEEE International Electron Devices Meeting (IEDM) una nuova architettura di celle standard basata su CFET, composta da due file di CFET con una linea comune intermedia per la conduzione del segnale. I principali vantaggi di questa architettura a doppia fila di CFET sono la semplificazione del processo e una significativa riduzione dell'area delle celle logiche e SRAM, come evidenziato dallo studio DTCO (Design-Technology Co-Optimization) di imec. La nuova architettura consente di ridurre l'altezza delle celle standard da 4 a 3,5 T rispetto ai CFET monofila tradizionali.

Il settore dei semiconduttori fa progressi significativi nella produzione di blocchi CFET (monolitici), che dovrebbero sostituire le nanosheets Gate-All-Around (NSHs) nella roadmap della tecnologia logica. La stratificazione di blocchi n- e pFET promette vantaggi in termini di prestazioni, performance e area (PPA) quando combinata con tecnologie di alimentazione e conduzione del segnale sul retro. Tuttavia, a livello di circuiti, sono ancora aperte diverse opzioni per integrare i CFET in una cella standard al fine di ottenere o migliorare i vantaggi PPA previsti. Una sfida particolare riguarda la connettività MOL (Middle-of-Line), ovvero le connessioni che collegano i contatti Source/Drain e Gate con i primi livelli di metallizzazione (sia sul fronte che sul retro) e garantiscono una connettività top-to-bottom per corrente e segnale.

Da uno studio DTCO che confronta diverse architetture di celle standard, emerge che, secondo imec, il CFET a doppia fila rappresenta il compromesso ottimale tra fattibilità e efficienza dell'area per il nodo logico A7. Questa nuova architettura si basa su una cella di base in cui un lato del CFET è ottimizzato per le connessioni di alimentazione — inclusa una linea di alimentazione (VSS) per alimentare l'elemento superiore dal retro e una connessione diretta con il retro dell'elemento inferiore. L'altro lato è ottimizzato per le connessioni di segnale, fornendo una barriera di routing centrale (MRW) per il collegamento dall'alto verso il basso. La cella standard CFET a doppia fila (con due file di elementi impilati) viene quindi formata mediante specchiatura di due celle di base che condividono la stessa MRW per la connessione di segnale (vedi Figura 1).

Gert Hellings, direttore del programma DTCO presso imec: «Il nostro studio DTCO mostra che una MRW condivisa per 3,7 FET è sufficiente per costruire celle logiche e SRAM. Ciò permette di ridurre ulteriormente l'altezza delle celle standard rispetto ai CFET monofila classici da 4 a 3,5 T. Questo comporta un risparmio di area significativo del 15% nelle celle SRAM. Rispetto alle SRAM realizzate, ad esempio, con la tecnologia A14-NSH, le SRAM basate su CFET a doppia fila consentono una riduzione dell'area superiore al 40%, offrendo così un ulteriore percorso di scalabilità per le SRAM.» Il CFET a doppia fila semplifica anche il processo, poiché il trincea MRW viene condivisa da due file di dispositivi CFET. Di conseguenza, si elimina la necessità di un'interconnessione aggiuntiva ad alto rapporto di aspetto per collegare gli elementi superiori e inferiori, se necessario, riducendo così la complessità e i costi del processo MOL.

«Dalla tecnologia a 7 nm, l'ottimizzazione delle celle standard tramite DTCO contribuisce, oltre alla scalabilità tradizionale dei dispositivi, a un aumento della densità dei nodi», aggiunge Gert Hellings. «Per il nostro studio DTCO sulle architetture CFET, abbiamo ipotizzato capacità di processo previste per future fabbriche di CFET, per garantire flussi di processo rilevanti per l'industria (Figura 2). Inoltre, validiamo il nostro concetto di fabbrica virtuale con prove di tecnologia (Proof-of-Concept) condotte nel cleanroom da 300 mm di imec. Questa combinazione di fabbrica virtuale e attività pilota reale rappresenta un passo fondamentale nello sviluppo delle nostre roadmap.» Così, imec ha anche dimostrato sperimentalmente al IEDM un componente chiave di questa architettura CFET a doppia fila: un CFET monolitico funzionale con contatto diretto sul retro verso il source/drain del componente pMOS inferiore. Ciò è stato realizzato tramite strutturazione del retro con tecnologia EUV, che consente un cablaggio di corrente e segnale denso sul retro e un'overlapping ravvicinata (