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Toutes les publications de la rubrique Électronique (wafers, semi-conducteurs, microprocesseurs,...)

Dans le cadre de la ligne pilote APECS, il sera possible de poursuivre le développement de l'infrastructure de R&D pour les technologies et applications des semi-conducteurs dans les années à venir. © loewn / Bernhard Wolf HT-Wafer pendant le processus de fabrication. © Fraunhofer IMS / HT Wafer during the manufacturing process. © Fraunhofer IMS
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Renforcer les technologies des semi-conducteurs pour l'Europe

Fraunhofer IMS joue un rôle clé dans la mise en place de la ligne pilote APECS

L'Institut Fraunhofer pour les circuits et systèmes microélectroniques (IMS) participe de manière significative à la construction de la ligne pilote Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems (APECS), en tant que partie intégrante de la Forschungsfabrik Mi…
Une galette de silicium de 300 mm contenant des milliers de dispositifs en GaAs avec un gros plan sur plusieurs puces et une micrographie électronique à balayage d'une rangée de nano-crêtes en GaAs après épitaxie. Une galette de silicium de 300 mm contenant des milliers de dispositifs en GaAs avec un gros plan sur plusieurs puces et une micrographie électronique à balayage d'une rangée de nano-crêtes en GaAs après épitaxie.
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Imec connaît un succès retentissant dans la photonique en silicium, ouvrant ainsi la voie à des composants optiques abordables et performants.

Première fabrication complète de lasers nano-ridge à base de GaAs, alimentés électriquement, sur des wafers de silicium de 300 mm à l’échelle wafer

Imec, un centre de recherche et d'innovation mondialement reconnu pour la nanoélectronique et les technologies numériques, a atteint une étape importante dans la photonique sur silicium en démontrant avec succès des diodes laser à multi-quantum wells nanométriques à base de GaAs, entièrement monolit…
Secrétaire d'État Dr. Patrick Rapp (à droite), Ministère de l'Économie, du Travail et du Tourisme, remet à la direction de l'institut Fraunhofer IAF, Dr. Patricie Merkert (à gauche) et le Prof. Dr. Rüdiger Quay (au centre), le chèque symbolique pour le montant de la subvention de 4,35 millions d'euros. © Fraunhofer IAF / Le secrétaire d'État Dr. Patrick Rapp, Ministère de l'Économie, du Travail et du Tourisme, remet le chèque symbolique pour le montant de 4,35 millions d'euros à la direction de l'institut Fraunhofer IAF, Dr. Patricie Merkert et Prof. Dr. Rüdiger Quay. © Fraunhofer IAF Après la remise du chèque, le secrétaire d'État Dr. Patrick Rapp discute sur place de la ligne pilote APECS et des activités prévues du Fraunhofer IAF. © Fraunhofer IAF Dans le cadre de la ligne pilote APECS, le domaine de la technologie de gravure à sec dans la salle blanche du Fraunhofer IAF pour les wafers de 6′′ est en cours d'expansion. © Fraunhofer IAF / Dans le cadre de la ligne pilote APECS, la zone de la technologie de gravure à sec dans la salle blanche du Fraunhofer IAF pour les wafers de 6′′ est en cours d'expansion. © Fraunhofer IAF Post-CMOS puces capteurs de pression avec emballage au niveau du wafer avant la découpe. © Fraunhofer ISIT / Post-CMOS pressure sensor chiplets with wafer level packaging before dicing. © Fraunhofer ISIT
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Bade-Wurtemberg participe avec 4,35 millions d'euros au financement dans le cadre de l'EU Chips Act

Fraunhofer IAF étend ses capacités technologiques pour les innovations en matière de chiplets dans le cadre de la ligne pilote APECS

Le Fraunhofer IAF étend ses capacités technologiques dans le domaine des semi-conducteurs à connexion III-V et contribue ainsi de manière précieuse à la mise en place de la ligne pilote APECS dans le cadre du EU Chips Act. Le ministère de l’Économie, du Travail et du Tourisme du Bade-Wurtemberg part…
Figure 1 – Représentation conceptuelle de (a) un CFET à une seule rangée et (b) un CFET à double rangée. La disposition d’un bascule (bascule de type D ou DFF) montre une réduction de la hauteur et de la surface de la cellule de 24 nm (ou 12,5 %) lors du passage d’un CFET à une seule rangée à un CFET à double rangée (H. Kuekner et al., IEDM 2024). Figure 2 – Flux de processus virtuel pour la construction d'une architecture CFET à double rangée. Le flux de processus, simulé avec 3D Coventor, partait des spécifications d'une usine CFET « virtuelle », projetant les capacités de traitement futures et les marges de conception (H. Kuekner et al., IEDM 2024). La vue détaillée montre un TEM d'un démonstrateur technologique CFET monolithique, fabriqué dans l'installation de R&D en salle blanche de 300 mm d'imec (A. Vandooren et al., IEDM 2024).
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La nouvelle architecture de cellule standard offre le compromis optimal entre utilisation de la surface et complexité du processus pour la logique et la SRAM

Imec mise sur la technologie CFET à double rangée pour le nœud technologique A7

Imec, un centre de recherche et d'innovation mondialement reconnu pour la nanoélectronique et les technologies numériques, présente lors du IEEE International Electron Devices Meeting (IEDM) 2024 une nouvelle architecture de cellules standard basée sur des CFET, composée de deux rangées de CFETs ave…
Le masqueur 3D MP700-3 est une solution innovante, industrielle et évolutive, pour un alignement compact et précis avec un débit élevé. (Image : Steinmeyer Gruppe)
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Concept de cinématique parallèle pour des performances exceptionnelles

Aligner ultra-fin pour un réglage précis avec un débit élevé

Avec le 3D Mask-Aligner MP700-3, Steinmeyer Mechatronik propose une solution de positionnement innovante, industrielle et évolutive pour l'industrie électronique et également pour l'industrie des semi-conducteurs. Le système parallélocentrique avec des coussins d'air et des actionneurs directs fonct…
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