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Alle Veröffentlichungen zur Rubrik Elektronik (Wafer, Halbleiter, Mikrochips,...)

Foto des Veeco 300-mm-Oxid-Systems für Hybrid-MBE-BTO auf Silizium-Epitaxie. / Photos of the Veeco 300mm oxide system for hybrid-MBE BTO on Silicon epitaxy. Querschnittsbild einer TEM-Aufnahme der BaTiO3/SrTiO3/Si(001)-Heterostruktur mit Ausschnittsvergrößerungen mittels hochauflösender Mikroskopie und Rasterkraftmikroskopie. / Cross-sectional Transmission Electronic Microscopy image of the BaTiO3/SrTiO3/Si(001) heterostructure with high-resolution micrograph and atomic force micrograph images in inset.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Einzigartige Lösung für die Epitaxie von Bariumtitanat auf Silizium zur Beschleunigung von Datacom- und Quantencomputing-Anwendungen

Veeco und imec entwickeln einen 300-mm-kompatiblen Prozess, um die Integration von Bariumtitanat in Siliziumphotonik zu ermöglichen

Veeco Instruments Inc. (Nasdaq: VECO) und imec gaben bekannt, dass sie gemeinsam einen für die Massenproduktion geeigneten 300-mm-Prozess entwickelt haben, der die Integration von Bariumtitanat (BaTiO3 oder BTO) auf einer Silizium-Photonik-Plattform ermöglicht. BTO ist ein vielversprechendes Materia…
Neuer Messadapter für die gleichzeitige Kontaktierung von bis zu acht Interdigitalelektrodenpaaren. © Fraunhofer IPMS / New measurement adapter for simultaneous contacting of up to eight interdigital electrode pairs. © Fraunhofer IPMS Explosionszeichnung des Messadapters mit Position des AX1580 Chips. Die roten Buchsen kontaktieren das Gate, die SMA-Buchsen kontaktieren je ein Source-Drain-Paar. © Fraunhofer IPMS / Exploded view of the measurement adapter showing the position of the AX1580 chip. The red sockets connect to the gate, while the SMA sockets each connect to a source-drain pair. © Fraunhofer IPMS Chip AX1580, 15x15 mm2, mit 8 Gold-Interdigitalelektrodenpaaren mit einer Kanalweite von 10 mm und Kanallängen von 2,5; 5, 10 und 20 µm. Der Chip selbst kann als Gateelektrode genutzt werden, das Gateoxid zwischen Gate und den Interdigitalelektroden ist typisch SiO2 mit einer Dicke von 230 nm. © Fraunhofer IPMS / Chip AX1580, 15x15 mm², with 8 gold interdigital electrode pairs with a channel width of 10 mm and channel lengths of 2.5, 5, 10, and 20 µm. The chip itself can be used as a gate electrode; the gate oxide between the gate and the interdigital electrodes is typically SiO2 with a thickness of 230 nm. © Fraunhofer IPMS
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Revolutionäre Chips für die Materialforschung

Fraunhofer IPMS schließt Lücke in der Charakterisierung von organischen Halbleitern

Die innovativen Chips des Fraunhofer-Instituts für Photonische Mikrosysteme IPMS revolutionieren die Charakterisierung organischer Materialien und beschleunigen die Entwicklung neuer elektronischer Anwendungen. Ein neu entwickelter Messadapter ermöglicht erstmals die gleichzeitige Kontaktierung von…
Der Reinraum von Imec bildet die Grundlage für die PDKs von NanoIC, die auf 2-nm-Prozessabläufen basieren. (Bild: Imec) / Imec’s cleanroom provides the foundation for NanoIC’s PDKs, based on 2 nm process flows. (Photo: Imec)
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  • Workshop / Lehrgang

Umfangreiches Update des Pathfinding N2 P-PDK von NanoIC ermöglicht Forschern und Entwicklern, sich mit vollständigen SoC-Architekturen vertraut zu machen und Innovationen voranzutreiben.

NanoIC erweitert sein bahnbrechendes N2-PDK um fortschrittliche SRAM-Speichermakros

NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, kündigte die Veröffentlichung des N2 P-PDK v1.0 an, einem wichtigen Update ihres N2 Pathfinding Process Design Kit (P-PDK). Diese Version enthä…
Abbildung 1 - (links) Übertragungskurven von 2D-pFET-Bauelementen mit defektpassivierten, synthetisch hergestellten WSe2-Schichten, wobei das beste Bauelement Imax = 690µA/µm aufweist; (rechts) TEM-Querschnitt des fertigen 2D-pFET mit doppeltem Gate (Lch= Kanallänge; TG=Top-Gate; BG=Back-Gate; S=Source; D=Drain; IL=Interlayer), in Zusammenarbeit mit TSMC. / Figure 1 – (Left) Transfer curves of 2D-pFET devices using defect-passivated synthetically-created bi-layer WSe2 films, with best device showing Imax = 690µA/µm; (right) TEM cross-section of finalized dual-gated 2D pFET (Lch=channel length TG=top gate; BG=back gate; S=source; D=drain; IL=interlayer), in collaboration with TSMC. Abbildung 2 - (a) Trockenätzung in SiO2; (b) Trocken- und Nassätzung, die selektiv auf dem WS2-Monolayer-Kanal gestoppt wird, wobei auch die AlOx-Zwischenschicht über die gesamte Kanallänge entfernt wird (in Zusammenarbeit mit Intel). / Figure 2 – (a) Trench dry etch into SiO2; (b) dry and wet etch selectively stopping on the monolayer WS2 channel, also causing AlOx interlayer lateral removal along the full channel length (in collaboration with Intel).
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Zusammenarbeit mit führenden Halbleiterherstellern ist entscheidend für die Optimierung der entscheidenden Module für die Integration von 2D-Materialien in Bauelemente

Imec entwickelt die auf 2D-Materialien basierende Bausteintechnologie weiter, um die Roadmap für die zukünftige Logiktechnologie zu unterstützen

– In Zusammenarbeit mit führenden Halbleiterherstellern befasste sich Imec mit den wichtigsten Herausforderungen bei der Weiterentwicklung der 2D- Bausteintechnologie, die als langfristige Option für die Erweiterung der Roadmap der Logiktechnologie gilt.
– Die Zusammenarbeit mit TSMC führte zu pFETs…
Imec leistet Pionierarbeit bei der Herstellung von Festkörper-Nanoporen im Wafer-Maßstab (300 mm) mit EUV-Lithographie, wie auf dem Foto zu sehen. © imec / Imec pioneers full wafer-scale (300mm) production of solid-state nanopores with EUV lithography, as shown on photo. © imec Querschnitt und Aufsicht im TEM: Die hergestellte Halbleiter-Nanopore. / Cross-sectional and top-view TEM of the fabricated solid-state nanopore, Querschnitt und Aufsicht im TEM: Die hergestellte Halbleiter-Nanopore. / Cross-sectional and top-view TEM of the fabricated solid-state nanopore,
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Durchbruch ermöglicht skalierbare, hochpräzise Biosensorik-Anwendungen in Biowissenschaften und in der Medizintechnik

Imec demonstriert erstmals mittels EUV-Lithographie die Herstellung von Halbleiter-Nanoporen im Wafermaßstab

1. Imec hat die erste erfolgreiche Herstellung von Halbleiter-Nanoporen im Wafer-Maßstab mittels EUV-Lithographie auf 300mm-Wafern erreicht. Diese Innovation verwandelt die Nanoporen-Technologie von einem Konzept im Labormaßstab in eine skalierbare Plattform für Biosensorik, Genomik und Proteomik.
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