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Alle Veröffentlichungen von IMEC Belgium

3D-Darstellung der A14-Bauelementstruktur mit den vier gestapelten Nanoblättern, der lokalen Verdrahtung und dem Metallkontakt auf der Rückseite. / 3D representation of the A14 device structure showing the 4 stacked nanosheets with its local routing and back side metal contact. Ein 4x4-IGZO-2T0C-Zellenarray, bei dem sich die Lese-/Schreibtransistoren (RTX/WTX) auf der oberen/unteren Ebene befinden und über die entsprechenden Verbindungen verfügen. / A 4x4 IGZO 2T0C cell array where read/write transistors (RTX/WTX) are on top/bottom levels with the corresponding connections.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Einführung der neuen A14- und Embedded-DRAM-Prozessdesign-Kits (PDKs) treibt die Forschung und Innovation im Bereich der Logik- und Speicherskalierung schneller voran.

NanoIC rundet sein PDK-Portfolio mit seinem ersten A14-Logik- und eDRAM-Speicher-PDK ab

Am 02. Februar 2026 gab die NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien mit Strukturen kleiner als 2 nm, die Veröffentlichung von zwei neuen Prozessdesign-Kits (PDKs) bekannt: ein A14-Pathfinding-PDK für fo…
Foto des Veeco 300-mm-Oxid-Systems für Hybrid-MBE-BTO auf Silizium-Epitaxie. / Photos of the Veeco 300mm oxide system for hybrid-MBE BTO on Silicon epitaxy. Querschnittsbild einer TEM-Aufnahme der BaTiO3/SrTiO3/Si(001)-Heterostruktur mit Ausschnittsvergrößerungen mittels hochauflösender Mikroskopie und Rasterkraftmikroskopie. / Cross-sectional Transmission Electronic Microscopy image of the BaTiO3/SrTiO3/Si(001) heterostructure with high-resolution micrograph and atomic force micrograph images in inset.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Einzigartige Lösung für die Epitaxie von Bariumtitanat auf Silizium zur Beschleunigung von Datacom- und Quantencomputing-Anwendungen

Veeco und imec entwickeln einen 300-mm-kompatiblen Prozess, um die Integration von Bariumtitanat in Siliziumphotonik zu ermöglichen

Veeco Instruments Inc. (Nasdaq: VECO) und imec gaben bekannt, dass sie gemeinsam einen für die Massenproduktion geeigneten 300-mm-Prozess entwickelt haben, der die Integration von Bariumtitanat (BaTiO3 oder BTO) auf einer Silizium-Photonik-Plattform ermöglicht. BTO ist ein vielversprechendes Materia…
Der Reinraum von Imec bildet die Grundlage für die PDKs von NanoIC, die auf 2-nm-Prozessabläufen basieren. (Bild: Imec) / Imec’s cleanroom provides the foundation for NanoIC’s PDKs, based on 2 nm process flows. (Photo: Imec)
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  • Workshop / Lehrgang

Umfangreiches Update des Pathfinding N2 P-PDK von NanoIC ermöglicht Forschern und Entwicklern, sich mit vollständigen SoC-Architekturen vertraut zu machen und Innovationen voranzutreiben.

NanoIC erweitert sein bahnbrechendes N2-PDK um fortschrittliche SRAM-Speichermakros

NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, kündigte die Veröffentlichung des N2 P-PDK v1.0 an, einem wichtigen Update ihres N2 Pathfinding Process Design Kit (P-PDK). Diese Version enthä…
Abbildung 1 - (links) Übertragungskurven von 2D-pFET-Bauelementen mit defektpassivierten, synthetisch hergestellten WSe2-Schichten, wobei das beste Bauelement Imax = 690µA/µm aufweist; (rechts) TEM-Querschnitt des fertigen 2D-pFET mit doppeltem Gate (Lch= Kanallänge; TG=Top-Gate; BG=Back-Gate; S=Source; D=Drain; IL=Interlayer), in Zusammenarbeit mit TSMC. / Figure 1 – (Left) Transfer curves of 2D-pFET devices using defect-passivated synthetically-created bi-layer WSe2 films, with best device showing Imax = 690µA/µm; (right) TEM cross-section of finalized dual-gated 2D pFET (Lch=channel length TG=top gate; BG=back gate; S=source; D=drain; IL=interlayer), in collaboration with TSMC. Abbildung 2 - (a) Trockenätzung in SiO2; (b) Trocken- und Nassätzung, die selektiv auf dem WS2-Monolayer-Kanal gestoppt wird, wobei auch die AlOx-Zwischenschicht über die gesamte Kanallänge entfernt wird (in Zusammenarbeit mit Intel). / Figure 2 – (a) Trench dry etch into SiO2; (b) dry and wet etch selectively stopping on the monolayer WS2 channel, also causing AlOx interlayer lateral removal along the full channel length (in collaboration with Intel).
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Zusammenarbeit mit führenden Halbleiterherstellern ist entscheidend für die Optimierung der entscheidenden Module für die Integration von 2D-Materialien in Bauelemente

Imec entwickelt die auf 2D-Materialien basierende Bausteintechnologie weiter, um die Roadmap für die zukünftige Logiktechnologie zu unterstützen

– In Zusammenarbeit mit führenden Halbleiterherstellern befasste sich Imec mit den wichtigsten Herausforderungen bei der Weiterentwicklung der 2D- Bausteintechnologie, die als langfristige Option für die Erweiterung der Roadmap der Logiktechnologie gilt.
– Die Zusammenarbeit mit TSMC führte zu pFETs…
Imec leistet Pionierarbeit bei der Herstellung von Festkörper-Nanoporen im Wafer-Maßstab (300 mm) mit EUV-Lithographie, wie auf dem Foto zu sehen. © imec / Imec pioneers full wafer-scale (300mm) production of solid-state nanopores with EUV lithography, as shown on photo. © imec Querschnitt und Aufsicht im TEM: Die hergestellte Halbleiter-Nanopore. / Cross-sectional and top-view TEM of the fabricated solid-state nanopore, Querschnitt und Aufsicht im TEM: Die hergestellte Halbleiter-Nanopore. / Cross-sectional and top-view TEM of the fabricated solid-state nanopore,
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Durchbruch ermöglicht skalierbare, hochpräzise Biosensorik-Anwendungen in Biowissenschaften und in der Medizintechnik

Imec demonstriert erstmals mittels EUV-Lithographie die Herstellung von Halbleiter-Nanoporen im Wafermaßstab

1. Imec hat die erste erfolgreiche Herstellung von Halbleiter-Nanoporen im Wafer-Maßstab mittels EUV-Lithographie auf 300mm-Wafern erreicht. Diese Innovation verwandelt die Nanoporen-Technologie von einem Konzept im Labormaßstab in eine skalierbare Plattform für Biosensorik, Genomik und Proteomik.
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Der Reinraum von Imec bildet die Grundlage für die PDKs von NanoIC, die auf 2-nm-Prozessabläufen basieren. / Imec’s cleanroom provides the foundation for NanoIC’s PDKs, based on 2 nm process flows.
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  • Workshop / Lehrgang

Umfangreiches Update des Pathfinding N2 P-PDK von NanoIC ermöglicht Forschern und Entwicklern, sich mit vollständigen SoC-Architekturen vertraut zu machen und Innovationen voranzutreiben.

NanoIC erweitert sein bahnbrechendes N2-PDK um fortschrittliche SRAM-Speichermakros

Diese Woche kündigt die NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, auf der SEMICON Europe die Veröffentlichung des N2 P-PDK v1.0 an, einem wichtigen Update ihres N2 Pathfinding Process D…
Links: derzeitiger CEO, Luc Van den hove, Rechts: CEO von imec ab dem 1. April 2026, Patrick Vandenameele. / Left: current CEO, Luc Van den hove, Right: imec CEO as of April 1, 2026, Patrick Vandenameele. CEO von imec ab dem 1. April 2026, Patrick Vandenameele.
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  • Unternehmen

Imec gewährleistet nahtlose Nachfolge und strategische Kontinuität

Führungswechsel bei imec: Luc Van den hove wird Chairman, Patrick Vandenameele folgt als CEO von imec nach

Der Verwaltungsrat von imec, einem weltweit führenden Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, hat Patrick Vandenameele zum nächsten Chief Executive Officer ernannt. Mit Wirkung zum 1. April 2026 wird er die Nachfolge des derzeitigen CEO Luc Van den hove antre…
Vertreter der zwölf Konsortiumsmitglieder versammelten sich im Internationalen Iberischen Nanotechnologielabor in Braga, Portugal. / Representatives of the twelve consortium members gathered at the International Iberian Nanotechnology Laboratory in Braga, Portugal.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Das Konsortium ermöglicht europäischen Start-ups, kleinen und mittleren Unternehmen sowie Forschungsorganisationen im Bereich der Halbleiterfertigung den Zugang zu Designinfrastruktur, Schulungen und Kapital.

Imec koordiniert EU Chip Design Platform

Im Rahmen des European Chips Act wurde ein Konsortium aus 12 europäischen Partnern unter der Koordination von imec ausgewählt, um die EU-Chips-Design Platform zu entwickeln. Die von Chips JU (European Joint Undertaking for Semiconductor Research and Innovation) finanzierte Plattform wird fabless Hal…
Abbildung 1 – Top-down-REM-Aufnahmen von Mäandern (links) und Gabeln (rechts) mit 20 nm Abstand nach der Musterübertragung in eine TiN-Hartmaske. / Figure 1 - Top-down SEM pictures of 20nm pitch meanders (left) and forks (right) after pattern transfer into TiN hard mask. Abbildung 2 – TEM-Bild metallisierter Drähte mit 20 nm Abstand nach einem chemisch-mechanischen Poliervorgang (CMP). / Figure 2 - TEM picture of metallized 20nm pitch wires after a chemical mechanical polishing (CMP) step.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Erste elektrische Tests mit 20 nm Pitch stellen einen weiteren Meilenstein bei der Validierung des High NA Extreme Ultraviolet (EUV) Patterning Ecosystem dar

Imec belegt die elektrische Leistungsfähigkeit von Metallleitungen mit einem Pitch von 20 nm, die mit High NA EUV Single Patterning hergestellt wurden

Diese Woche präsentiert imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, auf der SPIE Advanced Lithography + Patterning die ersten Ergebnisse des elektrischen Tests (e-test), die mit Metallleitungsstrukturen mit einem Pitch von 20 nm erzie…
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