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Der Reinraum von Imec bildet die Grundlage für die PDKs von NanoIC, die auf 2-nm-Prozessabläufen basieren. (Bild: Imec) / Imec’s cleanroom provides the foundation for NanoIC’s PDKs, based on 2 nm process flows. (Photo: Imec)
  • Workshop / Lehrgang

Umfangreiches Update des Pathfinding N2 P-PDK von NanoIC ermöglicht Forschern und Entwicklern, sich mit vollständigen SoC-Architekturen vertraut zu machen und Innovationen voranzutreiben.

NanoIC erweitert sein bahnbrechendes N2-PDK um fortschrittliche SRAM-Speichermakros

NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, kündigte die Veröffentlichung des N2 P-PDK v1.0 an, einem wichtigen Update ihres N2 Pathfinding Process Design Kit (P-PDK). Diese Version en…

Abbildung 1 - (links) Übertragungskurven von 2D-pFET-Bauelementen mit defektpassivierten, synthetisch hergestellten WSe2-Schichten, wobei das beste Bauelement Imax = 690µA/µm aufweist; (rechts) TEM-Querschnitt des fertigen 2D-pFET mit doppeltem Gate (Lch= Kanallänge; TG=Top-Gate; BG=Back-Gate; S=Source; D=Drain; IL=Interlayer), in Zusammenarbeit mit TSMC. / Figure 1 – (Left) Transfer curves of 2D-pFET devices using defect-passivated synthetically-created bi-layer WSe2 films, with best device showing Imax = 690µA/µm; (right) TEM cross-section of finalized dual-gated 2D pFET (Lch=channel length TG=top gate; BG=back gate; S=source; D=drain; IL=interlayer), in collaboration with TSMC. Abbildung 2 - (a) Trockenätzung in SiO2; (b) Trocken- und Nassätzung, die selektiv auf dem WS2-Monolayer-Kanal gestoppt wird, wobei auch die AlOx-Zwischenschicht über die gesamte Kanallänge entfernt wird (in Zusammenarbeit mit Intel). / Figure 2 – (a) Trench dry etch into SiO2; (b) dry and wet etch selectively stopping on the monolayer WS2 channel, also causing AlOx interlayer lateral removal along the full channel length (in collaboration with Intel).
  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Zusammenarbeit mit führenden Halbleiterherstellern ist entscheidend für die Optimierung der entscheidenden Module für die Integration von 2D-Materialien in Bauelemente

Imec entwickelt die auf 2D-Materialien basierende Bausteintechnologie weiter, um die Roadmap für die zukünftige Logiktechnologie zu unterstützen

– In Zusammenarbeit mit führenden Halbleiterherstellern befasste sich Imec mit den wichtigsten Herausforderungen bei der Weiterentwicklung der 2D- Bausteintechnologie, die als langfristige Option für die Erweiterung der Roadmap der Logiktechnologie gilt.
– Die Zusammenarbeit mit TSMC führte zu pFETs…

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