NanoIC rozszerza swój przełomowy N2-PDK o zaawansowane makra pamięci SRAM

Czyste pomieszczenie w Imec stanowi podstawę dla PDK-ów NanoIC, opartych na procesach technologicznych 2 nm. / Czyste pomieszczenie w Imec zapewnia podstawę dla PDK-ów NanoIC, opartych na procesach technologicznych 2 nm.

W tym tygodniu NanoIC-Pilotlinia, europejska inicjatywa koordynowana przez imec w celu przyspieszenia innowacji w dziedzinie technologii chipów powyżej 2 nm, ogłasza na SEMICON Europe publikację N2 P-PDK v1.0, istotnej aktualizacji ich N2 Pathfinding Process Design Kit (P-PDK). Ta nowa wersja zawiera kilka nowych funkcji, w tym bibliotekę z 29 gotowymi makrami SRAM, które projektanci mogą wykorzystywać do badania i porównywania systemów na chipie (SoC) z front- i backside-power-routing. Włączenie makr SRAM do opcji projektowych stanowi ważny kamień milowy dla badań, nauki i eksploracji projektów w dziedzinie zaawansowanych i przyszłych technologii węzłów.

Na drodze do kolejnej generacji projektów SoC

W miarę jak technologie chipów osiągają skalowanie poniżej 2 nm, coraz ważniejsze staje się badanie pełnych architektur systemów na chipie (SoC) z wykorzystaniem nowatorskich technologicznych narzędzi wspomagających. SoC, które integrują logikę, pamięć i funkcje komunikacyjne w jednym układzie, stanowią kręgosłup wielu cyfrowych zastosowań, od smartfonów i akceleratorów AI po sterowniki samochodowe. Jednak wczesne badania nad projektami SoC często są ograniczone przez brak dostępu do pełnych i realistycznych zestawów narzędzi projektowych, zawierających zaawansowane lub przyszłe technologie zwiększania skalowania, takie jak sieci zasilania. Ta luka utrudnia projektantom weryfikację koncepcji architektonicznych, eksperymentowanie z nowymi technologiami czy szkolenie kolejnej generacji projektantów chipów na zaawansowanych węzłach.

Niskoprogowa wersja N2 P-PDK v1.0 od NanoIC ma na celu zlikwidowanie tej luki, oferując natychmiastowy dostęp do szerokiego zakresu nowych funkcji projektowych, w tym portfolio 29 gotowych makr SRAM z konfiguracjami front- i backside-power-routing.

Ta podwójna konfiguracja, po raz pierwszy oferowana w przełomowym PDK, umożliwia projektantom eksperymentowanie i optymalizację integracji pamięci w realistycznych, zaawansowanych sieciach zasilania. Dzięki temu N2 P-PDK v1.0 od NanoIC zapewnia elementy do pełnego projektu SoC oraz kontekst architektoniczny do badania, jak te elementy współdziałają w realistycznych sieciach zasilania. Umożliwia użytkownikom wyjście poza prosty projekt logiki i badanie oraz weryfikację pełnych systemów SoC, odzwierciedlających wyzwania i możliwości projektowania półprzewodników następnej generacji.

Obniżanie barier dla nauki i eksploracji

Poprzez bezpłatne udostępnianie tych zaawansowanych funkcji dla naukowców akademickich, startupów i zespołów projektowych, NanoIC znacznie obniża bariery dla innowacji, wspiera rozwój technologii następnej generacji i wzmacnia pozycję Europy na globalnym rynku półprzewodników.

„Dzięki wersji 1.0 naszego N2 P-PDK, deweloperzy mogą ocenić wpływ nowych funkcji technologicznych i opcji integracji na swoje projekty, zanim staną się one dostępne w ofertach foundry. To unikalne środowisko łączy innowatorów technologicznych z praktyczną realizacją projektów i zapewnia, że przełomy w badaniach nad urządzeniami prowadzą do postępów na poziomie systemów” — podsumowuje Marie Garcia Bardon, kierowniczka działu w imec i liderka pakietu prac w ramach NanoIC-Pilotlinia.

Opierając się na wnioskach z poprzedniej wersji N2 P-PDK, ta wersja kładzie fundament pod przyszłe iteracje PDK i wprowadzi w nadchodzących latach dodatkowe zaawansowane PDK logicznych, pamięciowych i komunikacyjnych. Roadmapa obejmuje przyszłe wersje N2 P-PDK oraz nadchodzące PDK logiczne A14 i A7, eDRAM i SOT memory PDK, a także zaawansowane rozwiązania komunikacyjne (RDL, Hybrid Bonding, Interposer), które umożliwią innowacje w całym spektrum technologii chipów następnej generacji.

Aby wspierać projektantów w pełnym wykorzystaniu potencjału N2 P-PDK v1.0, w dniach 25 i 26 marca 2026 roku zostanie zorganizowane specjalne warsztaty. Wydarzenie to zapewni ramy teoretyczne, po których nastąpią praktyczne szkolenia z użyciem dwóch różnych narzędzi EDA: Cadence i Synopsys. Uczestnicy zdobędą wiedzę na temat makr SRAM, zaktualizowanych reguł projektowych i strategii integracji na poziomie systemu. Więcej szczegółów i możliwość rejestracji dostępne na stronie NanoIC.