NanoIC breidt zijn baanbrekende N2-PDK uit met geavanceerde SRAM-geheugemacro's

De cleanroom van Imec vormt de basis voor de PDK's van NanoIC, gebaseerd op 2 nm processtromen. / Imec’s cleanroom biedt de basis voor de PDK’s van NanoIC, gebaseerd op 2 nm procesflows.

Deze week kondigt de NanoIC-Pilotlinie, een door imec gecoördineerde Europese initiatief om innovaties op het gebied van chiptechnologieën voorbij de 2 nm te versnellen, de publicatie aan van de N2 P-PDK v1.0 op SEMICON Europe, een belangrijke update van hun N2 Pathfinding Process Design Kit (P-PDK). Deze nieuwe versie bevat verschillende nieuwe functies, waaronder een bibliotheek met 29 SRAM-geheugemakros, waarmee ontwerpers systeem-op-e-chip-ontwerpen (SoC) kunnen verkennen en vergelijken met frontside- en backside-voeding routing. Het opnemen van de SRAM-makros in de ontwerpopties betekent een belangrijke mijlpaal voor onderzoek, leren en ontwerpverkenning op het gebied van geavanceerde en toekomstige knooppunten.

Op weg naar de volgende generatie SoC-ontwerpen

Aangezien chiptechnologieën nu een schaalbaarheid onder de 2 nm bereiken, wordt het steeds belangrijker om de mogelijkheid te onderzoeken om volledige systeem-op-e-chip-architecturen met nieuwe technologische enablers te ontwikkelen. SoC's, die logica, geheugen en verbindingsfuncties integreren in één enkele chip, vormen de ruggengraat van diverse digitale toepassingen, van smartphones en AI-versnellers tot autostuurcomputers. Het vroegtijdig onderzoeken van SoC-ontwerpen wordt echter vaak beperkt door de beperkte toegang tot volledige en realistische ontwerpkits die geavanceerde of toekomstige technologieën voor schaalvergroting bevatten, zoals stroomnetwerken. Deze kloof bemoeilijkt het voor ontwerpers om architectuurconcepten te valideren, te experimenteren met nieuwe technologieën of de volgende generatie chipontwerpers op geavanceerde knooppunten op te leiden.

De laagdrempelige N2 P-PDK v1.0 van NanoIC moet deze kloof overbruggen en biedt directe toegang tot een scala aan nieuwe ontwerp functies, waaronder een portfolio van 29 kant-en-klare SRAM-makros met configuraties voor frontside- en backside-voeding routing.

Deze duale configuratie, die voor het eerst wordt aangeboden in een baanbrekende PDK, stelt ontwerpers in staat om te experimenteren met geheugenintegratie in realistische, geavanceerde stroomnetwerken en deze te optimaliseren. Hiermee biedt de N2 P-PDK v1.0 van NanoIC de bouwstenen voor een volledig SoC en de architectonische context om te onderzoeken hoe deze bouwstenen binnen realistische stroomnetwerken interageren. Het stelt gebruikers in staat om verder te gaan dan eenvoudig logische ontwerpen en volledige SoC-systemen te onderzoeken en te valideren die de uitdagingen en mogelijkheden van het chipontwerp van de volgende generatie weerspiegelen.

Barrières voor leren en verkennen verlagen

Door deze geavanceerde functies gratis beschikbaar te stellen voor academisch onderzoek, startups en ontwerpteams, verlaagt NanoIC de drempels voor innovatie aanzienlijk, bevordert het de ontwikkeling van toepassingen van de volgende generatie en versterkt het de positie van Europa in het wereldwijde halfgeleiderlandschap.

“Met deze versie 1.0 van onze N2 P-PDK kunnen ontwikkelaars de impact van nieuwe technologische functies en integratie-opties op hun ontwerpen beoordelen voordat deze beschikbaar zijn bij foundries. Het biedt een unieke omgeving om technologische baanbrekers te verbinden met praktische ontwerpimplementaties en ervoor te zorgen dat doorbraken in apparaatonderzoek leiden tot vooruitgang op systeemniveau,” aldus Marie Garcia Bardon, afdelingshoofd bij imec en werkpakketreferent binnen de NanoIC-Pilotlinie.

Gebaseerd op de inzichten uit de vorige N2 P-PDK-versie legt deze versie de basis voor toekomstige PDK-iteraties en worden in de komende jaren aanvullende geavanceerde logica-, geheugen- en verbindings-PDK's geïntroduceerd. De roadmap omvat toekomstige versies van de N2 P-PDK evenals de komende A14- en A7-logica-P-PDK's, eDRAM- en SOT-geheugen-PDK's en geavanceerde verbindingsoplossingen (RDL, hybride bonding, interposer), die innovaties in het volledige spectrum van chiptechnologieën van de volgende generatie mogelijk maken.

Om ontwerpers te ondersteunen bij het volledig benutten van het potentieel van de N2 P-PDK v1.0, wordt op 25 en 26 maart 2026 een speciale workshop georganiseerd. Deze bijeenkomst biedt een theoretisch kader, gevolgd door praktische trainingen met behulp van twee verschillende EDA-tools: Cadence en Synopsys. De deelnemers krijgen inzicht in de SRAM-makros, geüpdatete ontwerpregels en integratiestrategieën op systeembasis. Meer details en inschrijfmogelijkheden vindt u op de NanoIC-website.