NanoIC amplía su innovador N2-PDK con macros de memoria SRAM avanzados

El sala limpia de Imec sienta las bases para los PDKs de NanoIC, basados en procesos de 2 nm. / El sala limpia de Imec proporciona la base para los PDKs de NanoIC, basados en procesos de 2 nm.

Esta semana, la línea de producción NanoIC-Pilotlinie, una iniciativa europea coordinada por imec para acelerar la innovación en tecnologías de chips más allá de 2 nm, anuncia en SEMICON Europe la publicación del N2 P-PDK v1.0, una actualización importante de su Kit de Diseño de Procesos de Búsqueda de Caminos (P-PDK) N2. Esta nueva versión incluye varias funciones nuevas, entre ellas una biblioteca con 29 macros de SRAM, que permiten a los diseñadores explorar y comparar diseños de System-on-Chip (SoC) con enrutamiento de potencia frontal y trasero. La incorporación de macros de SRAM en las opciones de diseño representa un hito importante para la investigación, el aprendizaje y la exploración de diseño en nodos avanzados y futuros.

Hacia diseños de SoC de próxima generación

Con tecnologías de chips que ahora alcanzan escalas inferiores a 2 nm, la posibilidad de explorar arquitecturas completas de System-on-Chip (SoC) con habilitadores tecnológicos innovadores se vuelve cada vez más importante. Los SoC, que integran lógica, memoria y funciones de conexión en un solo chip, son la columna vertebral de muchas aplicaciones digitales, desde teléfonos inteligentes y aceleradores de IA hasta controles automotrices. Sin embargo, la investigación en diseños de SoC en etapas tempranas a menudo se ve limitada por el acceso restringido a kits de diseño completos y realistas que incluyan tecnologías avanzadas o futuras para aumentar la escalabilidad, como redes de alimentación. Esta brecha dificulta que los diseñadores validen conceptos arquitectónicos, experimenten con nuevas tecnologías o capaciten a la próxima generación de diseñadores de chips en nodos avanzados.

El N2 P-PDK v1.0 de NanoIC, de bajo umbral, busca cerrar esta brecha y ofrece acceso inmediato a una variedad de nuevas funciones de diseño, incluyendo un portafolio de 29 macros de SRAM listos para usar con configuraciones de enrutamiento de potencia frontal y trasero.

Esta configuración dual, que se ofrece por primera vez en un PDK pionero, permite a los diseñadores experimentar y optimizar la integración de memoria en redes de energía realistas y avanzadas. Así, el N2 P-PDK v1.0 de NanoIC proporciona los componentes para un SoC completo y el contexto arquitectónico para investigar cómo interactúan estos componentes dentro de redes de energía realistas. Permite a los usuarios ir más allá del simple diseño lógico y explorar y validar sistemas completos de SoC que reflejen los desafíos y oportunidades del diseño de semiconductores de próxima generación.

Reduciendo barreras para el aprendizaje y la exploración

Al ofrecer gratuitamente estas funciones avanzadas a investigadores académicos, startups y equipos de diseño, NanoIC reduce significativamente las barreras para la innovación, fomenta el desarrollo de aplicaciones de próxima generación y fortalece la posición de Europa en el panorama global de semiconductores.

“Con esta versión 1.0 de nuestro N2 P-PDK, los desarrolladores pueden evaluar el impacto de nuevas funciones tecnológicas y opciones de integración en sus diseños antes de que estén disponibles en las ofertas de las fundiciones. Ofrece un entorno único para conectar pioneros tecnológicos con implementaciones prácticas de diseño y garantizar que los avances en la investigación de dispositivos conduzcan a progresos a nivel de sistemas”, resume Marie Garcia Bardon, jefa de departamento en imec y líder del paquete de trabajo dentro de la línea de producción NanoIC.

Basándose en los conocimientos adquiridos con la versión anterior del N2 P-PDK, esta versión sienta las bases para futuras iteraciones del PDK y presentará en los próximos años PDKs avanzados adicionales para lógica, memoria y conexiones. La hoja de ruta incluye futuras versiones del N2 P-PDK, así como los próximos PDKs de lógica A14 y A7, PDKs de eDRAM y memoria SOT, y soluciones de conexión avanzada (RDL, soldadura híbrida, interposers), que facilitarán innovaciones en toda la gama de tecnologías de chips de próxima generación.

Para apoyar a los diseñadores a aprovechar al máximo el potencial del N2 P-PDK v1.0, se organizará un taller especial los días 25 y 26 de marzo de 2026. Este evento ofrecerá un marco teórico seguido de sesiones prácticas utilizando dos herramientas EDA diferentes: Cadence y Synopsys. Los participantes podrán profundizar en los macros de SRAM, reglas de diseño actualizadas y estrategias de integración a nivel de sistema. Más detalles y la posibilidad de registrarse en el sitio web de NanoIC.