NanoIC amplia il suo rivoluzionario N2-PDK con avanzati macro di memoria SRAM

Il cleanroom di Imec costituisce la base per i PDK di NanoIC, basati su processi di 2 nm.

Questa settimana la NanoIC-Pilotlinie, un'iniziativa europea coordinata da imec per accelerare l'innovazione nel settore delle tecnologie dei chip oltre i 2 nm, annuncia a SEMICON Europe la pubblicazione del N2 P-PDK v1.0, un importante aggiornamento del loro N2 Pathfinding Process Design Kit (P-PDK). Questa nuova versione include diverse nuove funzionalità, tra cui una libreria con 29 macro di SRAM, che consentono ai progettisti di esplorare e confrontare sistemi su chip (SoC) con routing di alimentazione frontside e backside. L'inclusione delle macro SRAM nelle opzioni di progettazione rappresenta un traguardo importante per la ricerca, l'apprendimento e l'esplorazione progettuale nel campo dei nodi avanzati e futuri.

Verso i progetti SoC di prossima generazione

Poiché le tecnologie dei chip raggiungono ormai una scalabilità inferiore ai 2 nm, la possibilità di esplorare architetture complete di sistemi su chip (SoC) con nuovi abilitatore tecnologici diventa sempre più importante. Gli SoC, che integrano logica, memoria e funzioni di comunicazione in un singolo chip, sono la spina dorsale di molte applicazioni digitali, dagli smartphone e acceleratori di intelligenza artificiale ai sistemi di automazione automobilistica. Tuttavia, la ricerca di progetti SoC nelle prime fasi è spesso limitata dall'accesso a kit di progettazione completi e realistici, che includano tecnologie avanzate o future per aumentare la scalabilità, come reti di alimentazione avanzate. Questa lacuna rende difficile per i progettisti validare concetti architetturali, sperimentare con nuove tecnologie o formare la prossima generazione di progettisti di chip su nodi avanzati.

Il N2 P-PDK v1.0 di NanoIC, di facile accesso, mira a colmare questa lacuna e offre immediatamente una vasta gamma di nuove funzionalità di progettazione, tra cui un portfolio di 29 macro SRAM predefinite con configurazioni di routing di alimentazione frontside e backside.

Questa configurazione duale, offerta per la prima volta in un PDK innovativo, permette ai progettisti di sperimentare e ottimizzare l'integrazione della memoria in reti di alimentazione avanzate e realistiche. In questo modo, il N2 P-PDK v1.0 di NanoIC fornisce i mattoni per un SoC completo e il contesto architetturale per studiare come questi mattoni interagiscono all’interno di reti di alimentazione realistiche. Consente agli utenti di andare oltre il semplice design logico e di esplorare e validare sistemi SoC completi, riflettendo le sfide e le opportunità del design di semiconduttori di prossima generazione.

Riduzione delle barriere all'apprendimento e all'esplorazione

Grazie alla fornitura gratuita di queste funzionalità avanzate a ricercatori accademici, startup e team di progettazione, NanoIC riduce significativamente le barriere all'innovazione, promuove lo sviluppo di applicazioni di prossima generazione e rafforza la posizione dell'Europa nel panorama globale dei semiconduttori.

“Con questa versione 1.0 del nostro N2 P-PDK, gli sviluppatori possono valutare gli effetti delle nuove funzionalità tecnologiche e delle opzioni di integrazione sui loro progetti prima che siano disponibili presso le fonderie. Offre un ambiente unico per collegare i pionieri tecnologici con l'implementazione pratica del design e garantire che le innovazioni nella ricerca sui dispositivi portino a progressi a livello di sistema”, riassume Marie Garcia Bardon, responsabile di reparto presso imec e responsabile del pacchetto di lavoro all’interno della NanoIC-Pilotlinie.

Basandosi sui risultati del precedente N2 P-PDK, questa versione getta le basi per future iterazioni del PDK e introdurrà nei prossimi anni ulteriori PDK avanzati per logica, memoria e interconnessioni. La roadmap include future versioni del N2 P-PDK, oltre ai prossimi PDK di logica A14 e A7, PDK di eDRAM e memoria SOT, e soluzioni di interconnessione avanzate (RDL, bonding ibrido, interposers), che consentiranno innovazioni in tutto lo spettro delle tecnologie dei chip di prossima generazione.

Per supportare i progettisti nel sfruttare appieno il potenziale del N2 P-PDK v1.0, il 25 e 26 marzo 2026 si terrà un workshop speciale. Questo evento offrirà un quadro teorico, seguito da sessioni pratiche con due diversi strumenti EDA: Cadence e Synopsys. I partecipanti avranno approfondimenti sui macro SRAM, sulle regole di progettazione aggiornate e sulle strategie di integrazione a livello di sistema. Ulteriori dettagli e possibilità di iscrizione sono disponibili sul sito web di NanoIC.