Nieuw jaar, nieuwe baan? Bekijk de aanbiedingen! meer ...
HJM C-Tec MT-Messtechnik Vaisala
cleanroom online
Duits Engels Frans Hongaars Pools Tsjechisch Italiaans Spaans Nederlands

Alle publicaties voor de rubriek Elektronica (wafer, halfgeleider, microchips,...)

Staatssecretaris Dr. Patrick Rapp (rechts), Ministerie van Economische Zaken, Arbeid en Toerisme, overhandigt aan de leiding van het Fraunhofer IAF, Dr. Patricie Merkert (m.) en Prof. Dr. Rüdiger Quay (l.), de symbolische cheque ter waarde van 4,35 miljoen euro. © Fraunhofer IAF / Staatssecretaris Dr. Patrick Rapp, Ministerie van Economische Zaken, Arbeid en Toerisme, overhandigt de symbolische cheque voor het subsidiebedrag van 4,35 miljoen euro aan het management van het Fraunhofer IAF, Dr. Patricie Merkert en Prof. Dr. Rüdiger Quay. © Fraunhofer IAF Na de overhandiging van de cheque wisselt Staatssecretaris Dr. Patrick Rapp ter plaatse van gedachten over de APECS-pilootlijn en de geplande activiteiten van het Fraunhofer IAF. © Fraunhofer IAF / After handing over the cheque, State Secretary Dr. Patrick Rapp discusses the APECS pilot line and the planned activities of Fraunhofer IAF on site. © Fraunhofer IAF In het kader van de APECS-pilootlijn wordt onder andere het gebied van droog etstechnologie in de cleanroom van het Fraunhofer IAF uitgebreid voor 6''-wafers. © Fraunhofer IAF / As part of the APECS pilot line, the area of dry etching technology in the Fraunhofer IAF clean room for 6’’ wafers is being expanded. © Fraunhofer IAF Post-CMOS druk-sensor-chiplets met wafer-level behuizingen voor hun scheiding. © Fraunhofer ISIT / Post-CMOS druk-sensor-chiplets met wafer-level verpakking vóór dicing. © Fraunhofer ISIT
  • ‌
  • Know How, Instituut

Baden-Württemberg beteiligt sich mit 4,35 Mio. Euro an Förderung im Rahmen des EU Chips Act

Fraunhofer IAF breidt technologische mogelijkheden uit voor chiplet-innovaties binnen de APECS-pilootlijn

Het Fraunhofer IAF breidt zijn technologische capaciteiten uit op het gebied van III-V-verbindingshalgeleiders en levert daarmee een waardevolle bijdrage aan de opbouw van de APECS-proeflijn in het kader van de EU Chips Act. Het Ministerie van Economie, Werk en Toerisme Baden-Württemberg participee…
Figuur 1 – Conceptuele weergave van (a) een eentraps CFET en (b) een tweetraps CFET. De lay-out van een flip-flop (D-flip-flop of DFF) toont een vermindering van de celhoogte en -oppervlakte met 24 nm (of 12,5%) bij de overgang van een eentraps naar een tweetraps CFET (H. Kuekner et al., IEDM 2024). Figuur 2 – Virtuele processtroom voor het opbouwen van een dubbele rij CFET-architectuur. De met 3D Coventor gesimuleerde processtroom ging uit van de specificaties van een ‘virtuele’ CFET-fabriek, en projecteert toekomstige verwerkingsmogelijkheden en ontwerpruimtes (H. Kuekner et al., IEDM 2024). De uitsnede toont een TEM van een monolithisch CFET-technologiedemonstrator, vervaardigd in de 300-mm R&D-cleanroomfaciliteit van imec (A. Vandooren et al., IEDM 2024).
  • ‌
  • Elektronica (wafer, halfgeleider, microchips,...)

Nieuwe standaardcelarchitectuur biedt de optimale compromis tussen oppervlakgebruik en procescomplexiteit voor logica en SRAM

Imec zet in op tweerijige CFET-technologie voor de A7-technologieknoop

Imec, een wereldwijd toonaangevend onderzoeks- en innovatiecentrum voor nano-elektronica en digitale technologieën, presenteert op de 2024 IEEE International Electron Devices Meeting (IEDM) een nieuwe CFET-gebaseerde standaardcellenarchitectuur, bestaande uit twee rijen CFETs met een daartussen lig…
Een blik in de NIEUWSBRIEF

Beter geïnformeerd: Met het JAARBOEK, de NIEUWSBRIEF, NEWSFLASH, NEWSEXTRA en de EXPERTENGIDS

Blijf op de hoogte en abonneer u op onze maandelijkse e-mail NIEUWSBRIEF en NEWSFLASH en NEWSEXTRA. Krijg meer informatie over de reinruimtewereld met ons gedrukte JAARBOEK. En ontdek wie de experts op het gebied van reinruimtes zijn in onze gids.

Piepenbrock Systec & Solutions GmbH Pfennig Reinigungstechnik GmbH Hydroflex