Nowy rok, nowa praca? Sprawdź oferty! Więcej ...
MT-Messtechnik Becker Buchta ClearClean
reinraum online
Niemiecki Angielski Francuski Węgierski Polski Czeski Włoski Hiszpański Niderlandzki

Wszystkie publikacje w rubryce Elektronika (wafer, półprzewodniki, mikroczipy,...)

Sekretarz stanu Dr. Patrick Rapp (z prawej), Ministerstwo Gospodarki, Pracy i Turystyki, wręcza kierownictwu instytutu Fraunhofer IAF, Dr. Patricie Merkert (z lewej) i prof. dr. Rüdigerowi Quayowi (z lewej), symboliczny czek na kwotę dofinansowania w wysokości 4,35 mln euro. © Fraunhofer IAF / Sekretarz stanu Dr. Patrick Rapp, Ministerstwo Gospodarki, Pracy i Turystyki, wręcza symboliczny czek na kwotę dofinansowania w wysokości 4,35 miliona euro kierownictwu instytutu Fraunhofer IAF, Dr. Patricie Merkert i prof. dr. Rüdigerowi Quayowi. © Fraunhofer IAF Po przekazaniu czeku sekretarz stanu dr Patrick Rapp omawia na miejscu linię pilotażową APECS oraz planowane działania Fraunhofer IAF. © Fraunhofer IAF / After handing over the cheque, State Secretary Dr. Patrick Rapp discusses the APECS pilot line and the planned activities of Fraunhofer IAF on site. © Fraunhofer IAF W ramach linii pilotażowej APECS, obszar technologii suchych wytrawiania w czystym pomieszczeniu Fraunhofer IAF dla wafli 6-calowych jest rozbudowywany. © Fraunhofer IAF / As part of the APECS pilot line, the area of dry etching technology in the Fraunhofer IAF clean room for 6′′ wafers is being expanded. © Fraunhofer IAF Post-CMOSowe chipy czujników ciśnienia z pakowaniem na poziomie wafla przed oddzieleniem. © Fraunhofer ISIT / Post-CMOSowe chipy czujników ciśnienia z pakowaniem na poziomie wafla przed cięciem. © Fraunhofer ISIT
  • ‌
  • Know How, Instytut

Baden-Württemberg uczestniczy kwotą 4,35 mln euro w finansowaniu w ramach EU Chips Act

Fraunhofer IAF rozszerza możliwości technologiczne dla innowacji chipletów w ramach pilotażowej linii APECS

Fraunhofer IAF rozszerza swoje możliwości technologiczne w dziedzinie półprzewodników III-V i wnosi cenny wkład w budowę linii pilotażowej APECS w ramach EU Chips Acts. Ministerstwo Gospodarki, Pracy i Turystyki Badenii-Wirtembergii uczestniczy w finansowaniu kwotą 4,35 mln euro. 16 grudnia…
Abbildung 1 – Konzeptionelle Darstellung (a) eines einreihigen CFET und (b) eines zweireihigen CFET. Das Layout eines Flip-Flops (D-Flip-Flop oder DFF) zeigt eine Verringerung der Zellenhöhe und -fläche um 24 nm (oder 12,5 %) beim Übergang von einem einreihigen zu einem zweireihigen CFET (H. Kuekner et al., IEDM 2024). / Rysunek 1 – Koncepcyjna reprezentacja (a) jednowierszego CFET i (b) dwuwierszego CFET. Układ flip-flopa (D-flip-flop lub DFF) wykazuje zmniejszenie wysokości i powierzchni komórki o 24 nm (lub 12,5%) podczas przejścia z jednowiersowego na dwuwiersowy CFET (H. Kuekner et al., IEDM 2024). Abbildung 2 – Virtueller Prozessablauf für den Aufbau einer zweireihigen CFET-Architektur. Der mit 3D Coventor simulierte Prozessablauf ging von den Spezifikationen einer „virtuellen“ CFET-Fab aus und projizierte zukünftige Verarbeitungskapazitäten und Designspielräume (H. Kuekner et al., IEDM 2024). Die Detailansicht zeigt ein TEM eines monolithischen CFET-Technologie-Demonstrators, der in der 300-mm-Reinraum-F&E-Einrichtung von imec hergestellt wurde (A. Vandooren et al., IEDM 2024). / Figure 2 – Virtual process flow for building a double-row CFET architecture. The process flow, simulated with 3D Coventor, started from the specifications of a ‘virtual’ CFET fab, projecting future processing capabilities and design margins (H. Kuekner et al., IEDM 2024). The zoom-in represents a TEM of a monolithic CFET technology demonstrator fabricated within imec’s 300mm R&D cleanroom facility (A. Vandooren et al., IEDM 2024).
  • ‌
  • Elektronika (wafer, półprzewodniki, mikroczipy,...)

Nowa standardowa architektura komórkowa oferuje optymalny kompromis między wykorzystaniem powierzchni a złożonością procesu dla logiki i SRAM-u

Imec stawia na dwurzędową technologię CFET dla technologicznego węzła A7

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, präsentiert auf dem IEEE International Electron Devices Meeting (IEDM) 2024 eine neue CFET-basierte Standardzellenarchitektur, die aus zwei Reihen CFETs mit einer dazwischen liegenden gem…
Der 3D Mask-Aligner MP700-3 ist eine innovative, industrietaugliche und skalierbare Lösung zur kompakten und präzisen Justage mit hohem Durchsatz. (Bild: Steinmeyer Gruppe)
  • ‌
  • Elektronika (wafer, półprzewodniki, mikroczipy,...)

Równoległokinematyczna koncepcja dla wyjątkowej wydajności

Ultraflacher Aligner zur precyzyjenj ustawienia z wysoką przepustowości�

Mit the 3D Mask-Aligner MP700-3 bietet Steinmeyer Mechatronik eine innovative, industrietaugliche und skalierbare Positionierlösung für die Elektronik- und auch Halbleiterindustrie. Das parallelkinematische System mit Luftlagern und Direktantrieben arbeitet komplett partikel- und wartungsfrei und…
Podgląd NEWSLETTERÓW

Lepsza informacja: ROCZNIK, NEWSLETTER, NEWSFLASH, NEWSEXTRA oraz KATALOG EKSPERTÓW

Bądź na bieżąco i subskrybuj nasz comiesięczny newsletter e-mail oraz NEWSFLASH i NEWSEXTRA. Dodatkowo dowiedz się z drukowanego ROCZNIKA, co dzieje się w świecie cleanroomów. A z naszego katalogu dowiesz się, kto jest EKSPERTEM w cleanroomie.

Hydroflex Pfennig Reinigungstechnik GmbH Systec & Solutions GmbH PMS