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Philipp Handschuh (Director HighSpeed), Tomas Smetana (CTO), Klaus Geißdörfer (CEO), Winfried Kretschmann (Ministerpräsident BW), Ralf Sturm (Gesellschafter ebm-papst), Chloe McCracken (Gesellschafterin ebm-papst) und Jan Philippiak (Gesellschafter ebm-papst) eröffnen das HighSpeed-Technikum von ebm-papst. (Bild: ebm-papst) Ralf Sturm, Chloe McCracken, Jan Philippiak, Klaus Geißdörfer und Winfried Kretschmann begutachten den neuen ölfreien Turboverdichter von ebm-papst. (Bild: ebm-papst) (Bild: ebm-papst) (Bild: ebm-papst)
  • New building

70 Mitarbeitende arbeiten interdisziplinär an der Entwicklung und Herstellung von kompakten und energieeffizienten Turbo-Kompressoren – vom Prototyp bis zur Serienreife

ebm-papst eröffnet HighSpeed-Technikum

Die ebm papst Gruppe, weltweit führender Anbieter von Ventilatoren und Motoren, hat heute in Mulfingen ihr neues HighSpeed-Technikum offiziell in Betrieb genommen. Im Beisein des Ministerpräsidenten Winfried Kretschmann, Harald Ebner, MdB, Catherine Kern, MdL, Ian Schölzel, Landrat des Hohenlohek…

Abbildung 1 – Konzeptuelle Darstellung (a) eines einreihigen CFET und (b) eines zweireihigen CFET. Das Layout eines Flipflops (D-Flipflop oder DFF) zeigt eine Verringerung der Zellenhöhe und -fläche um 24 nm (oder 12,5 %) beim Übergang von einem einreihigen zu einem zweireihigen CFET (H. Kuekner et al., IEDM 2024). / Figure 1 – Conceptual representation of (a) a single-row CFET and (b) a double-row CFET. The layout of a flip-flop (D-type flip-flop or DFF) shows a reduction of the cell height & area with 24nm (or 12.5%) when transitioning from a single-row to a double-row CFET (H. Kuekner et al., IEDM 2024). Abbildung 2 – Virtueller Prozessablauf für den Aufbau einer zweireihigen CFET-Architektur. Der mit 3D Coventor simulierte Prozessablauf ging von den Spezifikationen einer „virtuellen“ CFET-Fab aus und projizierte zukünftige Verarbeitungskapazitäten und Designspielräume (H. Kuekner et al., IEDM 2024). Die Detailansicht zeigt ein TEM eines monolithischen CFET-Technologie-Demonstrators, der in der 300-mm-Reinraum-F&E-Einrichtung von imec hergestellt wurde (A. Vandooren et al., IEDM 2024). / Figure 2 – Virtual process flow for building a double-row CFET architecture. The process flow, simulated with 3D Coventor, started from the specifications of a ‘virtual’ CFET fab, projecting future processing capabilities and design margins (H. Kuekner et al., IEDM 2024). The zoom-in represents a TEM of a monolithic CFET technology demonstrator fabricated within imec’s 300mm R&D cleanroom facility (A. Vandooren et al., IEDM 2024).
  • Electronics (wafers, semiconductors, microchips,...)

New standard cell architecture offers the most optimal trade-off between area efficiency and process complexity for logic and SRAM

Imec proposes double-row CFET for the A7 technology node

At the 2024 IEEE International Electron Devices Meeting (IEDM), imec, a world-leading research and innovation hub in nanoelectronics and digital technologies, presents a new CFET-based standard cell architecture containing two rows of CFETs with a shared signal routing wall in between. The main bene…

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