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Alle Veröffentlichungen von IMEC Belgium

Abbildung 1 – (A) X-Cut-HAADF-Rasterelektronenmikroskopieaufnahme eines WS2-Bauelements mit einer CPP von 50 nm, einer Kontaktlänge von 19 nm und einer Breite von 256 nm nach dem Ätzen der Gate-Anschlussleitung. Und (B) die entsprechende energiedispersive Röntgenspektroskopie (EDS)-Analyse. Abbildung 2 – MoS2-nFETs und WSe2-pFETs mit einem Kontaktabstand von 50 nm und einer entspannten Kanalbreite (650 nm), die auf demselben 300-mm-Wafer integriert sind, weisen eine gute Anpassung der Schwellenspannung auf.
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Ein neuartiger 300-mm-Integrationsansatz für Bauelemente auf Basis von 2D-Materialien ermöglicht skalierte n- und p-FETs mit einem contacted poly pitch von 50 nm.

ASML, TSMC und imec machen industrietaugliche Transistoren aus 2D-Materialien durch bahnbrechende 300-mm-Integration greifbarer

– ASML, TSMC und imec stellen einen innovativen 300-mm-Integrationsprozess für Transistoren auf Basis von 2D-Materialien vor, mit dem erstmals skalierte n- und p-FETs mit einem Kontaktabstand (CPP) von 50 nm realisiert werden, die mittels EUV-Lithografie strukturiert wurden.
– Bei den skalierten nFET…
MIMCAP mit hoher Dichte in einem 300-mm-Silizium-Interposer MIMCAP mit hoher Dichte in einem 300-mm-Silizium-Interposer
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Imec ermöglicht die Integration von III-V-Chiplets auf Si-CMOS. ermöglicht durch die Weiterentwicklung seiner 300-mm-RF-Silizium-Interposer-Plattform mit hochdichten MIMCAPs, passiver Modellierung und laserunterstütztem Bonden

– Imec entwickelt seinen 300-mm-RF-Silizium-Interposer zu einer einzigartigen Plattform auf Systemebene für die heterogene Integration von III-V-Chiplets auf Si-CMOS weiter – mit dem Ziel, Anwendungen im Bereich der mmWave-/Sub-THz-Funktechnik sowie Hochgeschwindigkeitsanwendungen in Rechenzentren a…
Funktionierendes Qubit-Array mit Abständen zwischen den Plunger- (P) und Barriere- (B) Gates von knapp 6 Nanometern, ermöglicht durch High-NA-EUV-Lithografie. Das Bild zeigt außerdem die Akkumulations- (A) und Einschluss- (C) Gates.
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Das fortschrittlichste Lithografiesystem, das für zukünftige Hochleistungsspeicher und Computerchips von entscheidender Bedeutung ist, wird eine Schlüsselrolle bei der Weiterentwicklung der Quantentechnologie spielen.

Weltweit einmalig: imec präsentiert einen Quantenpunkt-Qubit-Baustein, der mit High-NA-EUV-Lithografie hergestellt wurde

    1. Imec präsentiert weltweit erstmals ein Quantenpunkt-Qubit-Bauelement, das mittels High-NA-EUV-Lithografie hergestellt wurde.
2. Diese Demonstration ist ein Meilenstein auf dem Weg zur industriellen Skalierung zuverlässigerer Qubits, der grundlegenden Rechnereinheiten von Quantencomputern. Quante…
Abbildung 1 – (a) Schematische Darstellung der auf drei Wortleitungen basierenden 3D-CCD-Struktur: unteres Gate (BG), mittleres Gate (CG) und oberes Gate (TG), wobei sich das Source (S) unten und das Drain (D) oben befinden; (b) TEM-Querschnittsbild, das drei Gate-Schichten mit einem Wortleitungsabstand von 80 nm zeigt. Abbildung 2 – (a) Darstellung des Ansteuerungsschemas über drei Gates für den seriellen Ladungstransfer in einem 3D-CCD-Speicher mit drei Wortleitungen; (b) Schematische Darstellung des 3D-CCD-Betriebs, die den Elektronentransfer durch die Bildung und Verschiebung von Potentialmulden unter den Gates veranschaulicht. Abbildung 3 – (a) I-f-Kennlinien von 7 Bauelementen mit unterschiedlichen Durchmessern des Memory Holes (MH), gemessen bis zu 4 MHz; (b) die Anzahl der pro Zyklus übertragenen Elektronen, ermittelt aus der Steigung der entsprechenden I-f-Kurven.
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Die Machbarkeit der Integration eines CCD-Bausteins (Charge Coupled Device) in eine 3D-NAND-ähnliche Architektur ebnet den Weg für eine kostengünstige Speicherlösung mit hoher Bitdichte, um die Speichergrenze bei KI-spezifischen Arbeitslasten zu überwinde

Imec präsentiert die erste dreidimensionale Implementierung eines ladungsgekoppelten Bauelements für KI-Speicheranwendungen

– Imec präsentiert die erste 3D-Umsetzung eines ladungsgekoppelten Bildsensors (CCD) mit einem Kanal aus Indium-Gallium-Zink-Oxid (IGZO), der Potenzial für KI-Speicheranwendungen bietet.
– Aufgrund der kostengünstigen Herstellung, der hohen Bitdichte und der blockadressierbaren Eigenschaft ist der 3D…
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Der Schritt erweitert die weltweite Kompetenz im Bereich ASIC-Dienstleistungen und strebt die Durchführung der branchenweit anspruchsvollsten Projekte in den Bereichen KI, HPC, Mobilfunk und Automotive an.

IC-Link von imec tritt der TSMC 3DFabric® Alliance bei, um Innovationen im Bereich fortschrittlicher Verpackungstechnologien und 3D-ICs voranzutreiben

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für fortschrittliche Halbleitertechnologien, gab bekannt, dass IC-Link by imec, der Design- und Fertigungsdienstleister von imec für ASICs und Siliziumphotonik, der TSMC Open Innovation Platform® (OIP) 3DFabric® Alliance beigetreten ist…
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Neue fortschrittliche Interconnect-PDKs ebnen den Weg für eine hochdichte, energieeffiziente Chip-zu-Chip-Integration.

NanoIC eröffnet Zugriff auf die ersten PDKs für Fine-Pitch-RDL- und D2W-Hybridbonding-Verbindungen

Am 02. März 2026 veröffentlichte die NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien jenseits von 2 nm, zwei einzigartige fortschrittliche PDKs (Process Design Kits) für Verbindungstechnologien: ein PDK für Fin…
Left to Right: Patrick Vandenameele (CEO-elect imec), Thomas Skordas (European Commissioner), Luc Van den hove (CEO imec), Henna Virkkunen (European Commissioner), Matthias Diependaele (MP Flanders), Jari Kinaret (Executive Director Chips JU), Christophe Fouquet (CEO ASML).
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  • Neubau

Imec weiht Europas NanoIC-Pilotlinie mit der offiziellen Eröffnung einer 2.000 m² großen Reinraum-Erweiterung auf seinem Campus in Leuven ein.

Imec weiht NanoIC-Pilotlinie ein und beschleunigt damit Innovationen im Bereich der Sub-2-nm-System-on-Chip-Technologie

Ausgestattet mit modernsten Werkzeugen, darunter das High-NA-EUV-Werkzeug von ASML, ist der Reinraum von Imec ein Eckpfeiler der NanoIC-Initiative, die sich mit der Entwicklung von Chip-Technologie unter 2 nm befasst. Genau vier Jahre, nachdem EU-Präsidentin Von der Leyen den European Chips Act ange…
3D-Darstellung der A14-Bauelementstruktur mit den vier gestapelten Nanoblättern, der lokalen Verdrahtung und dem Metallkontakt auf der Rückseite. / 3D representation of the A14 device structure showing the 4 stacked nanosheets with its local routing and back side metal contact. Ein 4x4-IGZO-2T0C-Zellenarray, bei dem sich die Lese-/Schreibtransistoren (RTX/WTX) auf der oberen/unteren Ebene befinden und über die entsprechenden Verbindungen verfügen. / A 4x4 IGZO 2T0C cell array where read/write transistors (RTX/WTX) are on top/bottom levels with the corresponding connections.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Die Einführung der neuen A14- und Embedded-DRAM-Prozessdesign-Kits (PDKs) treibt die Forschung und Innovation im Bereich der Logik- und Speicherskalierung schneller voran.

NanoIC rundet sein PDK-Portfolio mit seinem ersten A14-Logik- und eDRAM-Speicher-PDK ab

Am 02. Februar 2026 gab die NanoIC-Pilotlinie, eine von imec koordinierte europäische Initiative zur Beschleunigung von Innovationen im Bereich der Chip-Technologien mit Strukturen kleiner als 2 nm, die Veröffentlichung von zwei neuen Prozessdesign-Kits (PDKs) bekannt: ein A14-Pathfinding-PDK für fo…
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