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Abbildung 1 – Konzeptuelle Darstellung (a) eines einreihigen CFET und (b) eines zweireihigen CFET. Das Layout eines Flipflops (D-Flipflop oder DFF) zeigt eine Verringerung der Zellenhöhe und -fläche um 24 nm (oder 12,5 %) beim Übergang von einem einreihigen zu einem zweireihigen CFET (H. Kuekner et al., IEDM 2024). / Figure 1 – Conceptual representation of (a) a single-row CFET and (b) a double-row CFET. The layout of a flip-flop (D-type flip-flop or DFF) shows a reduction of the cell height & area with 24nm (or 12.5%) when transitioning from a single-row to a double-row CFET (H. Kuekner et al., IEDM 2024). Abbildung 2 – Virtueller Prozessablauf für den Aufbau einer zweireihigen CFET-Architektur. Der mit 3D Coventor simulierte Prozessablauf ging von den Spezifikationen einer „virtuellen“ CFET-Fab aus und projizierte zukünftige Verarbeitungskapazitäten und Designspielräume (H. Kuekner et al., IEDM 2024). Die Detailansicht zeigt ein TEM eines monolithischen CFET-Technologie-Demonstrators, der in der 300-mm-Reinraum-F&E-Einrichtung von imec hergestellt wurde (A. Vandooren et al., IEDM 2024). / Figure 2 – Virtual process flow for building a double-row CFET architecture. The process flow, simulated with 3D Coventor, started from the specifications of a ‘virtual’ CFET fab, projecting future processing capabilities and design margins (H. Kuekner et al., IEDM 2024). The zoom-in represents a TEM of a monolithic CFET technology demonstrator fabricated within imec’s 300mm R&D cleanroom facility (A. Vandooren et al., IEDM 2024).
  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

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  • 3D-Druck

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